半导体装置结构的制作方法

1.本发明实施例涉及半导体装置结构，尤其涉及外延源极/漏极结构与源极/漏极接点。


背景技术：

2.随着半导体产业进展至纳米技术工艺节点以求更高装置密度、更高效能、与更低成本，来自制作与设计的问题造成三维设计如鳍状场效晶体管的发展。鳍状场效晶体管装置通常含有高深宽比的半导体鳍状物，而通道与源极/漏极区形成其中。栅极形成于鳍状结构的侧部与顶部上(比如包覆鳍状结构)而具有优点如增加通道表面积，因此可产生更快、更可信、且控制更佳的半导体晶体管装置。然而随着尺寸缩小，源极与漏极接点面临关键尺寸一致性的问题。


技术实现要素：

3.一实施例为半导体装置结构，其包括基板，具有自基板形成的多个鳍状物；第一源极/漏极结构，包括第一源极/漏极结构的第一外延层，接触鳍状物的第一鳍状物；第一源极/漏极结构的第二外延层，形成于第一源极/漏极结构的第一外延层上；第一源极/漏极结构的第三外延层，形成于第一源极/漏极结构的第二外延层上，且第一源极/漏极结构的第三外延层包括中心部分与高于第一源极/漏极结构的第三外延层的中心部分的边缘部分；以及第一源极/漏极结构的第四外延层，形成于第一源极/漏极结构的第三外延层上；第二源极/漏极结构，与第一源极/漏极结构相邻并包括第二源极/漏极结构的第一外延层，接触鳍状物的第二鳍状物；第二源极/漏极结构的第二外延层，形成于第二源极/漏极结构的第一外延层上；第二源极/漏极结构的第三外延层，形成于第二源极/漏极结构的第二外延层上，第二源极/漏极结构的第三外延层包括中心部分与高于第二源极/漏极结构的第三外延层的中心部分的边缘部分；其中第二源极/漏极结构的第三外延层的中心部分与边缘部分分别接触第一源极/漏极结构的第三外延层的中心部分与边缘部分；以及第二源极/漏极结构的第四外延层，形成于第二源极/漏极结构的第三外延层上；以及源极/漏极接点，覆盖第一源极/漏极结构与第二源极/漏极结构的第三外延层的所有边缘部分，且源极/漏极接点覆盖第一源极/漏极结构与第二源极/漏极结构的第三外延层的中心部分的一部分。
4.另一实施例为半导体装置结构，其包括基板；第一栅极结构，位于基板的第一区中；第二栅极结构，与第一区中的第一栅极结构相邻，其中第二栅极结构与第一栅极结构的隔有第一横向分隔距离。半导体装置结构包括第一源极/漏极结构，位于第一栅极结构与第二栅极结构之间，其中第一源极/漏极结构包括：第一源极/漏极结构的第一外延层，具有实质上钻石状；以及第一源极/漏极结构的第二外延层，接触第一源极/漏极结构的第一外延层，并具有第一中心部分与高于第一中心部分的第一边缘部分。半导体装置结构包括第二源极/漏极结构，位于第一栅极结构与第二栅极结构之间，其中第二源极/漏极结构包括：第二源极/漏极结构的第一外延层，为实质上钻石状；以及第二源极/漏极结构的第二外延层，
接触第二源极/漏极结构的第一外延层，并具有第二中心部分与高于第二中心部分的第二边缘部分；第三栅极结构，位于基板的第二区中；第四栅极结构，与第二区中的第三栅极结构相邻，其中第四栅极结构与第三栅极结构的隔有第二横向分隔距离，且第二横向分隔距离小于第一横向分隔距离。半导体装置结构包括第三源极/漏极结构，位于第三栅极结构与第四栅极结构之间，其中第三栅极结构的第一外延层为实质上棒状。
5.又一实施例为半导体装置结构的形成方法，其包括自基板形成多个鳍状物；形成第一栅极结构与第二栅极结构于基板的第一区中，其中第二栅极结构与第一栅极结构隔有第一横向分隔距离。方法包括形成第三栅极结构与第四栅极结构于基板的第二区中，其中第四栅极结构与第三栅极结构隔有第二横向分隔距离，且第二横向分隔距离小于第一横向分隔距离。方法包括形成第一源极/漏极结构于第一栅极结构与第二栅极结构之间，包括形成第一源极/漏极结构的第一外延层于多个鳍状物的第一鳍状物上；形成第一源极/漏极结构的第二外延层于第一源极/漏极结构的第一外延层上，其中控制第一源极/漏极结构的第二外延层的形成方法，使(100)表面取向的表面平面上的成长速率大于(110)及(111)表面取向的表面平面上的成长速率；以及形成第一源极/漏极结构的第三外延层于第一源极/漏极结构的第二外延层上。方法包括形成第二源极/漏极结构于第三栅极结构与第四栅极结构之间，包括形成第二源极/漏极结构的第一外延层于鳍状物的第二鳍状物上；形成第二源极/漏极结构的第二外延层于第二源极/漏极结构的第一外延层上；以及形成第二源极/漏极结构的第三外延层于第二源极/漏极结构的第二外延层上。方法包括形成接点蚀刻停止层于第一源极/漏极结构与第二源极/漏极结构的第三外延层上，以及第一栅极结构、第二栅极结构、第三栅极结构、与第四栅极结构的露出表面上。方法包括形成层间介电层于接点蚀刻停止层上。方法包括形成开口穿过层间介电层与接点蚀刻停止层，且开口露出第一源极/漏极结构与第二源极/漏极结构的第三外延层的至少一部分。方法包括形成源极/漏极接点于开口中。
附图说明
6.图1a至图11a为一些实施例中，制造半导体装置结构的多种阶段沿着第一平面的剖视图。
7.图1b至图11b为一些实施例中，制造半导体装置结构的多种阶段沿着垂直于第一平面的第二平面的剖视图。
8.图6c及图6d为一些实施例中，图6a及6b的半导体装置结构的部分剖视图。
9.图6e及图6f为一些实施例中，半导体装置结构分别沿着图6c的剖面e-e与图6d的剖面f-f的剖视图。
10.图12a及图12b为一些实施例中，半导体装置结构的一部分的附图。
11.附图标记如下：
12.α,β:角度
13.d1,d2:横向分隔距离
14.d3,d4,d5,d6,d7,d8,d9,d10,d11:深度
15.d12,d13:高度差距
16.d14,d15,d16,d17:距离
17.e-e,f-f:剖面
18.h1l,h1s,h2l,h2s,h3l,h3s:高度
19.l1,l2:栅极长度
20.100:半导体装置结构
21.100l:长通道区
22.100s:短通道区
23.101:基板
24.105:介电鳍状结构
25.109:第一介电层
26.111:第二介电层
27.112:鳍状物
28.113:第三介电层
29.117:鳍状物侧壁
30.118:绝缘材料
31.118a:上表面
32.119a,119b,166:沟槽
33.130a,130b:牺牲栅极结构
34.132:牺牲栅极介电层
35.134:牺牲栅极层
36.136:掩模层
37.138:栅极间隔物
38.142a,142b,157:界面
39.146:外延源极/漏极结构
40.146a:第一外延层
41.146b:第二外延层
42.146c:第三外延层
43.146d:第四外延层
44.147a,147b,149a,149b:晶面
45.148-c,150-c,155-c,161-c:中心部分
46.148-e,150-e,155-e,161-e:边缘部分
47.153:末端
48.162:接点蚀刻停止层
49.164:层间介电层
50.169a,169b:接点开口
51.170:栅极介电层
52.172:栅极层
53.173:盖层
54.174a,174b:置换栅极结构
55.176:源极/漏极接点
56.178:硅化物层
具体实施方式
57.下述详细描述可搭配附图说明，以利理解本发明的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
58.下述内容提供的不同实施例或实例可实施本发明的不同结构。下述特定构件与排列的实施例用以简化本发明内容而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。此外，本发明的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
59.此外，空间相对用语如“在
…
下方”、“下方”、“较低的”、“上方”、“较高的”、或类似用词，用于描述附图中一些元件或结构与另一元件或结构之间的关系。这些空间相对用语包括使用中或操作中的装置的不同方向，以及附图中所描述的方向。当装置转向不同方向时(旋转90度或其他方向)，则使用的空间相对形容词也将依转向后的方向来解释。
60.形成外延源极/漏极结构的现有技术通常造成不同形状与高度的外延源极/漏极结构于基板中。举例来说，短通道区或核心电路区中的装置(如晶体管)的栅极堆叠的栅极长度与栅极间隔，小于长通道区或输入/输出电路区中的装置的栅极堆叠的栅极长度与栅极间隔，造成短通道区或核心电路区中的外延结构的隆起高度(比如外延结构高于鳍状物顶部的高度)大于长通道区或输入/输出区中的外延结构的隆起高度。在本发明实施例中，控制外延源极/漏极结构的形成方法，使(100)表面取向的表面上的成长速率大于(110)及(111)表面取向的表面上的成长速率。由于不同区中的不同栅极间隔与不同表面平面上的成长速率不同，短通道区或核心电路区中的外延源极/漏极结构为实质上棒状，而长通道区或输入/输出区中的外延源极/漏极结构为实质上钻石状。具体而言，长通道区或输入/输出区中的外延源极/漏极结构的钻石状可增加隆起高度，进而增加外延源极/漏极结构的表面积以用于后续形成的源极/漏极接点而传导更多电流。如此一来，长通道区或输入/输出区中的外延源极结构的接点电阻可降低，并改善晶体管的装置效能。多种实施例将详述于下。
61.虽然本发明一些实施例以鳍状场效晶体管作说明，本发明的一些实施方式可用于其他工艺及/或其他装置，比如平面场效晶体管、纳米片通道场效晶体管、水平全绕式栅极场效晶体管、垂直全绕式栅极场效晶体管、或其他合适装置。
62.图1a至图11b为本发明实施例中，制造半导体装置结构100的例示性工艺。应理解在图1a至图11b所示的工艺之前、之中、与之后可提供额外步骤，且方法的额外实施例可置换或省略一些下述步骤。步骤或工艺的顺序不限于下述说明而可调换。
63.图1a至图11a为一些实施例中，制造半导体装置结构100的多种阶段在z-x平面中的剖视图。图1b至图11b为一些实施例中，制造半导体装置结构100的多种阶段在z-y平面中的剖视图。如图1a及图1b所示，半导体装置结构包括基板101，其可为晶片的一部分。在半导体装置结构100的个别部分中，基板101包括一或多个短通道区100s(附图中只有一个短通道区)与一或多个长通道区100l(附图中只有一个长通道区)。短通道区100s与长通道区100l可彼此隔有任何预定距离(以虚线表示)，端视应用而定。虽然附图中的短通道区100s
沿着x方向与长通道区100l相邻，长通道区100l可位于基板101的不同区域中。在图1a及图1b至图11a至图11b所示的一实施例中，短通道区100s设计为核心电路区，而长通道区100l设计为输入/输出电路区。举例来说，可由浅沟槽隔离区隔离短通道区100s与长通道区100l。
64.基板101可包含适于进行工艺以形成晶体管装置的已知材料或之后发展的材料。基板101可为或包含基体结晶半导体材料，比如但不限于硅、锗、硅锗、砷化镓、锑化铟、磷化镓、锑化镓、砷化铝铟、砷化铟镓、磷化镓锑、砷化镓锑、或磷化铟。在一些实施例中，基板101可为或包含复合结构如绝缘层上硅基板，其具有绝缘层(如氧化物)位于两个硅层之间以增进效能。
65.基板101可包含掺杂杂质(比如具有p型或n型导电性的掺质)的多种区域。依据电路设计，掺质可为n型场效晶体管所用的磷或p型场效晶体管所用的硼。
66.如图1b所示，形成鳍状物112于基板101的短通道区100s与长通道区100l中。可由任何合适方法图案化鳍状物。举例来说，图案化鳍状物的方法可采用一或多道光刻工艺，包括双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合光刻与自对准工艺，其产生的图案间距小于采用单一的直接光刻工艺所得的图案间距。举例来说，一实施例形成牺牲层于基板上，并采用光刻工艺图案化牺牲层。采用自对准工艺以沿着图案化的牺牲层的侧部形成间隔物。接着移除牺牲层，而保留的间隔物之后可用于图案化鳍状物。在一实施例中，鳍状物112的形成方法可为图案化基板101上的硬掩模层(未图示)，且图案化步骤可采用光刻与蚀刻工艺。蚀刻工艺可包含干蚀刻(如反应性离子蚀刻)、湿蚀刻及/或上述的组合。可蚀刻基板101以形成沟槽于短通道区100s与长通道区100l中的相邻的成对鳍状物112之间。在形成鳍状物112之后，可形成绝缘材料118于沟槽中，使短通道区100s与长通道区100l中的鳍状物112埋置于绝缘材料118中。接着可进行平坦化步骤如化学机械研磨法，以露出鳍状物112的顶部。绝缘材料118的组成可为氧化硅、氮化硅、氮氧化硅、碳氮氧化硅、碳氮化硅、氟硅酸盐玻璃、低介电常数的介电材料、或任何合适的介电材料。绝缘材料118的形成方法可为任何合适方法，比如低压化学气相沉积、等离子体辅助化学气相沉积、或可流动的化学气相沉积。
67.图2a及图2b显示基板101的短通道区100s与长通道区100l中的介电鳍状结构105。选择性沉积介电鳍状结构105于相邻鳍状物112之间的绝缘材料118中。在图2b至图11b所示的一实施例中，至少两个鳍状物112位于短通道区100s中的相邻介电鳍状结构105之间，且至少六个鳍状物112位于长通道区100l中的相邻介电鳍状结构105之间。由于外延源极/漏极结构之后形成于鳍状物112之上并接触后续形成的源极/漏极接点(如图11a及图11b中的源极/漏极接点176)，可依短通道区100s与长通道区100l中所需的电流，改变相邻的介电鳍状结构105之间的鳍状物112的数目。短通道区100s中相邻的介电鳍状结构105之间的鳍状物112的数目，可小于、等于、或大于长通道区100l中相邻的介电鳍状结构105之间的鳍状物112的数目。在一些实施例中，短通道区100s中相邻的介电鳍状结构105之间的鳍状物112的数目，小于长通道区100l中相邻的介电鳍状结构105之间的鳍状物112的数目。举例来说，短通道区100s中相邻的介电鳍状结构105之间的鳍状物112的数目可为1至6，而长通道区100l中相邻的介电鳍状结构105之间的鳍状物112的数目可为3至20。
68.介电鳍状结构105可包含单一的介电材料或两种或更多种介电材料，其组成可为
低介电常数的介电材料或高介电常数的介电材料。介电鳍状结构105可视作混合鳍状物。在一实施例中，每一介电鳍状结构105包括第一介电层109、第二介电层111形成于第一介电层109上、以及第三介电层113形成于第二介电层111上并接触第一介电层109。第一介电层109可包含金属氧化物或介电常数大于或等于7的高介电常数的材料。在一些实施例中，第一介电层109可包含氧化铪、氧化锆、氧化铪铝、氧化铪硅、氧化铝、或类似物，且其形成方法可为任何合适的沉积技术如化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、溅镀、或类似方法。第二介电层111可包含低介电常数的介电材料(如介电常数低于7的材料)。在一些实施例中，第二介电层111为含硅的低介电常数的介电材料如氧化硅、氮化硅、碳氮化硅、碳氧化硅、或碳氮氧化硅，且其形成方法可为任何合适的沉积技术如化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、溅镀、或类似方法。第三介电层113可包含介电常数大于氧化硅的介电常数的介电材料。在一些实施例中，第三介电层113可包含氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氧化铪硅、氧化锆硅、氧化铝硅、氧化铪、氧化锆、氧化铪铝、或氧化铝，且其形成方法可为任何合适的沉积技术如化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、溅镀、或类似方法。
69.如图3a及图3b所示，使绝缘材料118凹陷以形成隔离区于基板101的短通道区100s与长通道区100l中。绝缘材料118的凹陷可露出短通道区100s与长通道区100l中的鳍状物112与介电鳍状结构105的部分，比如第一介电层109的侧壁。使绝缘材料118凹陷的方法，可为合适的干蚀刻工艺、湿蚀刻工艺、或上述的组合。绝缘材料118可凹陷至任何合适高度。在一些实施例中，使绝缘材料118凹陷，因此绝缘材料118的上表面高度约为介电鳍状结构105的一半高度。
70.图4a及图4b显示牺牲栅极结构130a及130b形成于半导体装置结构100上。牺牲栅极结构130a及130b分别形成于短通道区100s与长通道区100l中的鳍状物112的一部分上。每一牺牲栅极结构130a及130b可包含牺牲栅极介电层132、牺牲栅极层134、与掩模层136。牺牲栅极介电层132、牺牲栅极层134、与掩模层136的形成方法，可为依序形成个别的层状物，接着图案化这些层状物成牺牲栅极结构130a及130b。接着形成栅极间隔物138于牺牲栅极结构130a及130b的侧壁上。举例来说，栅极间隔物138的形成方法可为顺应性地沉积栅极间隔物138所用的一或多层，并非等向蚀刻一或多层。
71.牺牲栅极介电层132可包含一或多层的介电材料，比如氧化硅为主的材料。牺牲栅极层134可包含硅如多晶硅或非晶硅。掩模层136可包含多层，比如氧化物层与氮化物层。栅极间隔物138的组成可为介电材料如氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅及/或上述的组合。
72.部分暴露于每一牺牲栅极结构130a及130b的两侧上的鳍状物112，可定义半导体装置结构100所用的源极/漏极区。在一些例子中，多种晶体管之间可共用一些源极/漏极区。举例来说，短通道区100s中的多个源极/漏极区可连接在一起并作为多功能晶体管。类似地，长通道区100l中的多个源极/漏极区可连接在一起并作为多功能晶体管。
73.短通道区100s中的每一牺牲栅极结构130a具有栅极长度l1，其可由短通道区100s中的牺牲栅极层134沿着x方向的长度所定义。长通道区100l中的每一牺牲栅极结构130b具有栅极长度l2，其可由长通道区100l中的牺牲栅极层134沿着x方向的长度所定义。栅极长度l2大于栅极长度l1。一般而言，短通道区100s中相邻的牺牲栅极结构130a之间的横向分
隔距离d1，小于长通道区100l中相邻的牺牲栅极结构130b之间的横向分隔距离d2。横向分隔距离d1及d2可为约60nm至约150nm。
74.值得注意的是，短通道区100s中的每一牺牲栅极结构130a与长通道区100l中的每一牺牲栅极结构130b可不具有相同的栅极长度。此外，虽然附图中的短通道区100s与长通道区100l分别具有三个牺牲栅极结构130a与两个牺牲栅极结构130b，但牺牲栅极结构的数目不限于此。在一些实施例中，基板101的不同区域中的短通道区100s与长通道区100l，可在x方向中各自包含任何数目的牺牲栅极结构。
75.图4b亦显示在形成牺牲栅极结构130a及130b与图案化栅极间隔物138之后，部分保留形成于鳍状物112上的牺牲栅极介电层132与栅极间隔物138的部分。保留于鳍状物112上的牺牲栅极介电层132与栅极间隔物138的部分，有时可视作鳍状物侧壁117。在一些实施例中，鳍状物侧壁117的顶部与鳍状物112的上表面实质上共平面。
76.如图5a及图5b所示，使源极/漏极区中的鳍状物112的部分向下凹陷至低于介电鳍状结构105的上表面。在一些实施例中，使源极/漏极区中的鳍状物112向下凹陷至低于绝缘材料118的上表面。使鳍状物112凹陷的方法，可为移除牺牲栅极结构130a及130b未覆盖的鳍状物112的部分。一些实施例在移除鳍状物112的部分时，可部分地使鳍状物侧壁117的部分凹陷。可使鳍状物侧壁117凹陷，因此鳍状物侧壁117的顶部高度低于介电鳍状结构105的上表面，但高于鳍状物112的顶部。可一起或分开移除鳍状物112与鳍状物侧壁117的部分，且移除方法可为任何合适的移除工艺如干蚀刻、湿蚀刻、或上述的组合。移除工艺可为一或多道选择性蚀刻工艺，其可移除鳍状物112与鳍状物侧壁117而不移除介电鳍状结构105。凹陷的鳍状物侧壁117的高度可为约9nm至约20nm。
77.使鳍状物112的部分凹陷，以形成沟槽119a及119b于鳍状物112上的源极/漏极区之中，以及相邻的鳍状物侧壁117之间，如图5a及图5b所示。如图5a所示，短通道区100s的源极/漏极区的沟槽119a具有深度d3，其为自牺牲栅极结构130a之下的牺牲栅极介电层132的底部所定义的表面至沟槽119a的底部的距离。长通道区100l的源极/漏极区的沟槽119b具有深度d4，其为自牺牲栅极结构130b之下的牺牲栅极介电层132的底部所定义的表面至沟槽119b的底部的距离。深度d3大于深度d4，因为短通道区100s与长通道区100l之间的不同蚀刻工艺的负载效应。
78.如图6a及图6b所示，形成外延源极/漏极结构146于短通道区100s与长通道区100l的源极/漏极区。外延源极/漏极结构146可包含第一外延层146a、第二外延层146b形成于第一外延层146a上、第三外延层146c形成于第二外延层146b上并接触第一外延层146a、与第四外延层146d形成于第三外延层146c上。
79.第一外延层146a分别形成于短通道区100s与长通道区100l中的沟槽119a及119b中(图5a)。第一外延层146a可包含半导体材料如n型通道场效晶体管所用的硅、磷化硅、碳化硅、砷化硅、或碳磷化硅，或p型通道场效晶体管所用的硅、硅锗、或锗。依据欲形成于鳍状物112上的装置的导电型态，第一外延层146a可具有n型掺质(如磷或砷)或p型掺质(如硼)。不论何种状况，第一外延层146a的第一掺质浓度可低于第二外延层146b的第二掺质浓度。第一外延层146a的第一掺质浓度较低，可避免掺质扩散至通道区(比如牺牲栅极结构130a及130b之下与相邻的外延源极/漏极结构146之间的基板101的区域)。在一些实施例中，第一外延层146a可为未掺杂的硅层。
80.第二外延层146b形成于第一外延层146a上。在一些实施例中，第二外延层146b可为半导体材料，比如n型通道场效晶体管所用的硅、磷化硅、碳化硅、砷化硅、或碳磷化硅，或者p型通道场效晶体管所用的硅、硅锗、或锗。依据欲形成于鳍状物112上的装置的导电型态，第二外延层146b可具有n型掺质或p型掺质。不论何种状况，第二外延层146b的第二掺质浓度可低于第三外延层146c的第三掺质浓度。在一些实施例中，第二掺质浓度介于约15e19原子/cm3至约5e20原子/cm3之间。第二外延层146b沿着z方向的厚度可介于约3nm至约15nm之间。若第二外延层146b的厚度小于3nm，则第二外延层146b的厚度不足以作为第一外延层146a与之后形成的第三外延层146c之间的晶格转换层。若第二外延层146b的厚度大于15nm，则增加制造成本而对结晶结构转换无明显的额外优点。
81.第三外延层146c形成于第二外延层146b上。在一些实施例中，第三外延层146c的一部分亦接触第一外延层146a。第三外延层146c可形成外延源极/漏极结构146的主要部分。类似地，第三外延层146c可包含半导体材料如n型通道场效晶体管所用的硅、磷化硅、碳化硅、砷化硅、或碳磷化硅，或p型通道场效晶体管所用的硅、硅锗、或锗。依据欲形成于鳍状物112上的装置的导电型态，第三外延层146c可具有n型掺质或p型掺质。不论何种状况，第三外延层146c的第三掺质浓度可高于第二外延层146b的第二掺质浓度。第三外延层146c的第三掺质浓度较高，可减少外延源极/漏极结构146的接点电阻，并与后续形成的源极/漏极金属接点(如图11a及图11b所示的源极/漏极接点176)具有较佳导电性。在一些实施例中，第三掺质浓度介于约1e20原子/cm3至约5e21原子/cm3之间。
82.第四外延层146d形成于第三外延层146c上。第四外延层146d可作为盖层以限制第三外延层146c中的掺质，并避免后续清洁工艺损伤第三外延层146c。类似地，第四外延层146d可为半导体材料，比如n型通道场效晶体管所用的硅、磷化硅、碳化硅、砷化硅、或碳磷化硅，或者p型通道场效晶体管所用的硅、硅锗、或锗。依据欲形成于鳍状物112上的装置的导电型态，第四外延层146d可具有n型掺质或p型掺质。在一些例子中，第四外延层146d的第四掺质浓度大于第三外延层146c的第三掺质浓度。在一些例子中，第四掺质浓度小于第三外延层146c的第三掺质浓度，但大于第二外延层146b的第二掺质浓度。在一些实施例中，第四掺质浓度介于约1e21原子/cm3至约2e21原子/cm3之间。第四外延层146d沿着z方向的厚度可介于约3nm至约10nm之间。
83.第一外延层146a、第二外延层146b、第三外延层146c、与第四外延层146d的形成方法可为任何合适工艺，比如循环沉积蚀刻外延工艺、选择性蚀刻成长工艺、原子层沉积、分子束外延、或任何上述的组合。在一些例示性的实施例中，第一外延层146a、第二外延层146b、第三外延层146c、与第四外延层146d的形成方法可为一或多道循环沉积蚀刻外延工艺。在一实施例中，第一外延层146a形成于沟槽119a及119b(图5a及5b)中的方法可采用第一循环沉积蚀刻外延工艺。第一循环沉积蚀刻外延工艺可包含外延成长，其中沟槽119a及119b暴露至含有一或多种含硅前驱物(如二氯硅烷、硅烷、乙硅烷、或类似物)、p型或n型掺质气体(如硼、磷、砷、或类似物)、与载气(如氩气、氢气、或类似物)的气体混合物并历时第一时段以形成第一外延层146a。接着进行选择性蚀刻，其中第一外延层146a暴露至蚀刻剂如卤化物气体(如氯化氢、氯气、或类似物)并历时第二时段，以选择性移除第一外延层146a的非晶或多晶部分，而第一外延层146a的结晶部分维持完整。可重复第一循环沉积蚀刻外延工艺的外延成长与选择性蚀刻，直到第一外延层146a达到所需厚度与上述的掺质浓度
(如第一掺质浓度)。在第一循环沉积蚀刻外延工艺之后可进行额外步骤如退火工艺以活化掺质。
84.图6c及图6d为图6a及图6b的半导体装置结构100在z-y平面中的一部分的剖视图，其分别显示一些实施例中的短通道区100s与长通道区100l中的外延源极/漏极结构146。如图6c及图6d所示，第一外延层146a的一部分形成于鳍状物112上，并接触短通道区100s与长通道区100l中的牺牲栅极介电层132。鳍状物侧壁117的顶部之外的第一外延层146a的其余部分，可自由成长并形成次要晶面。在一些实施例中，第一外延层146a的一部分更接触短通道区100s与长通道区100l中的栅极间隔物138。短通道区100s中的第一外延层146a的高度h1s，可与长通道区100l中的第一外延层146a的高度h1l大致相同。
85.在形成短通道区100s与长通道区100l中的第一外延层146a之后，可进行第二循环沉积蚀刻外延工艺以形成第二外延层146b于第一外延层146a上。类似地，第二循环沉积蚀刻外延工艺可包含外延成长，其中第一外延层146a暴露至含有一或多种含硅前驱物(如二氯硅烷、硅烷、乙硅烷、或类似物)、p型或n型掺质气体(如硼、磷、砷、或类似物)、与载气(如氩气、氢气、或类似物)的气体混合物并历时第一时段以形成第二外延层146b。接着进行选择性蚀刻，其中第二外延层146b暴露至蚀刻剂如卤化物气体(如氯化氢、氯气、或类似物)并历时第二时段，以选择性移除第二外延层146b的非晶或多晶部分，而第二外延层146b的结晶部分维持完整。可重复第二循环沉积蚀刻外延工艺的外延成长与选择性蚀刻，直到第二外延层146b达到所需厚度与上述的掺质浓度(如第二掺质浓度)。在第二循环沉积蚀刻外延工艺之后，可进行额外步骤如退火工艺以活化掺质。
86.在外延成长第二外延层146b时，由于不同表面平面上的成长速率不同，因此可能形成晶面。举例来说，在(111)表面取向的表面(视作(111)平面)上的成长速率，通常小于其他平面如(110)及(100)平面上的成长速率。因此不同平面的成长速率差异，造成第二外延层146b具有晶面147a、147b(图6c)、149a、149b(图6d)。在一些实施例中，其可与本发明的一或多个任何实施例组合，而第二循环沉积蚀刻外延工艺在(100)平面上的成长速率大于(110)及(111)平面上的成长速率，且(110)及(111)平面上的成长速率实质上相同。在一些实施例中，(100)、(110)及(111)平面的成长速率的比例(如(100):(110):(111))可为约0.8:0.2:0.2至约3.5:0.35:0.35，比如约1:0.3:0.2。在一实施例中，(100)、(110)及(111)平面的成长速率的比例可为约1.1:0.35:0.2。由于短通道区100s与长通道区100l中的牺牲栅极结构130a及130b的栅极长度不同(如图4a中的栅极长度l1及l2)且栅极间隔不同(比如图4a中的横向分隔距离d1及d2)，不同平面的上述成长速率不同会造成短通道区100s中的第二外延层146b为实质上棒状，而长通道区100l中的第二外延层146b为实质上钻石状，如图6c及6d所示。此处所述的用语“棒状”指的是具有多边形、管状、圆柱状、棒状、或类似形状的剖面的任何对象，且沿着对象纵向的直径实质上一致。在一些实施例中，短通道区100s中的棒状的第二外延层146b，其末端153可为圆形、扁平形、锥形、或圆锥形。此处所述的用语“钻石状”指的是具有至少一(111)结晶取向的晶面的任何对象。
87.与短通道区100s中的外延源极/漏极结构146相较，长通道区100l中的外延源极/漏极结构146可具有较低的隆起高度，部分原因在于牺牲栅极结构130b的栅极间隔(如图4a中的横向分隔距离d2)较大。长通道区100l中的钻石状的第二外延层146b，有助于提升后续形成的层状物(如第三外延层146c)的高度，进而增加最终隆起高度，并因此增加后续形成
的源极/漏极接点176(图11a及图11b)所用的外延源极/漏极结构146的表面积以传导更多电流。如此一来，长通道区或输入/输出区中的外延源极/漏极结构的接点电阻降低，并改善晶体管的装置效能。此处所述的用语“隆起高度”指的是外延源极/漏极结构146高于鳍状物112的顶部的中心高度。若(100)、(110)及(111)平面的成长速率比例小于0.8:0.2:0.2，则长通道区100l中的外延源极/漏极结构146的最终隆起高度可能过小，而无法提供足够的表面积以用于后续形成的源极/漏极接点176(图11b)。因此无法提供适当操作输入/输出电路装置所需的电流，并降低长通道区100l中的输入/输出电路装置的效能。另一方面，若(100)、(110)及(111)平面的成长速率比例大于3.5:0.35:0.35，则可能影响短通道区100s中的鳍状物112与鳍状物侧壁117的关键尺寸一致性，且短通道区100s中的外延源极/漏极结构146的最终隆起高度可能增加并与相邻装置产生不想要的合并。
88.不同平面上的成长速率可影响短通道区100s与长通道区100l中的外延源极/漏极结构146的最终形状。已发现短通道区100s中的外延源极/漏极结构146的最终隆起高度主要由(111)及(100)平面上的成长速率控制，而长通道区100l中的外延源极/漏极结构146的最终隆起高度主要由(100)平面上的成长速率控制。可调整第二循环沉积蚀刻外延工艺的工艺条件，以调整不同平面之间的成长速率的精细平衡而达到上述成长速率的比例。举例来说，可调整进行第二循环沉积蚀刻外延工艺的工艺腔室中的一或多种含硅前驱物的流速，或者调整工艺腔室中的温度或一或多种蚀刻剂的分压或温度而改变蚀刻速率，以改变第二外延层146b的成长速率。例示性的第二循环沉积蚀刻外延工艺可包含在工艺腔室中进行外延沉积工艺，其采用含硅气体(如硅烷及/或二氯硅烷)其、掺质气体(如硼、磷化氢、或砷化氢)、蚀刻气体(如氯化氢)、与载气(如氢气)，且其温度可介于约400℃至800℃之间，压力可介于约100torr至约600torr之间，并历时约20秒至300秒之间。硅烷的流速可介于10sccm至100sccm之间，二氯硅烷的流速可介于200sccm至2000sccm之间，磷化氢的流速可介于50sccm至500sccm之间，氯化氢的流速可介于50sccm至400sccm之间，且氢气的流速可介于2000sccm至50000sccm之间。外延沉积工艺之后的蚀刻工艺可采用蚀刻剂如氯化氢，其温度可介于约600℃至800℃之间，压力可介于约5torr至500torr之间，并历时约2秒至60秒。蚀刻剂的流速可介于50sccm至1000sccm之间。
89.由于短通道区100s中的牺牲栅极结构130a具有较小的栅极长度(如图4a中的栅极长度l1)与较小的栅极间隔(如图4a中的横向分隔距离d1)，第二循环沉积蚀刻外延工艺时的短通道区100s中的第二外延层146b形成于第一外延层146a上的沉积速率，大于长通道区100l中的第二外延层146b形成于第一外延层146a上的沉积速率。如此一来，短通道区100s中的第二外延层146b的高度h2s大于长通道区100l中的第二外延层146b的高度h2l。在一些实施例中，高度h2s及h2l分别大于高度h1s及h1l。此外，牺牲栅极结构130b的较大栅极间隔(如图4a中的横向分隔距离d2)，可造成短通道区100s与长通道区100l中的第三外延层146c在z-x平面中具有不同轮廓。图6e及6f分别为一些实施例中，半导体装置结构100沿着图6c的剖面e-e与图6d的剖面f-f的剖视图。在z-x平面中，长通道区100l中的第二外延层146b具有实质上v形或u形轮廓，而短通道区100s中的第三外延层146c具有实质上长卵形的轮廓。
90.在形成短通道区100s与长通道区100l中的第二外延层146b之后，可进行第三循环沉积蚀刻外延工艺，以形成第三外延层146c于第二外延层146b上(在一些例子中亦可接触第一外延层146a)。类似地，第三循环沉积蚀刻外延工艺可包含外延成长，其中第二外延层
146b暴露至含有一或多种含硅前驱物(如二氯硅烷、硅烷、乙硅烷、或类似物)、p型或n型掺质气体(如硼、磷、砷、或类似物)、与载气(如氩气、氢气、或类似物)的气体混合物并历时第一时段以形成第三外延层146c。接着进行选择性蚀刻，其中第三外延层146c暴露至蚀刻剂如卤化物气体(如氯化氢、氯气、或类似物)并历时第二时段，以选择性移除第三外延层146c的非晶或多晶部分，而第三外延层146c的结晶部分维持完整。可重复第三循环沉积蚀刻外延工艺的外延成长与选择性蚀刻，直到第三外延层146c达到所需厚度与上述的掺质浓度(如第三掺质浓度)。可在第三循环沉积蚀刻外延工艺之后进行额外步骤如退火工艺以活化掺质。
91.例示性的第三循环沉积蚀刻可包含在工艺腔室中进行外延沉积工艺，其可采用含硅气体(如硅烷及/或二氯硅烷)、掺质气体(如硼、磷化氢、或砷化氢)、蚀刻气体(如氯化氢)、与载气(如氢气)，且其温度介于约400℃至800℃之间，压力介于约100torr至600torr之间，并历时约50秒至400秒。硅烷的流速可介于10sccm至100sccm之间，二氯硅烷的流速可介于0sccm至2000sccm之间，磷化氢的流速可介于100sccm至500sccm之间，氯化氢的流速可介于50sccm至500sccm之间，且氢气的流速可介于2000sccm至50000sccm之间。外延沉积工艺之后的蚀刻工艺可采用蚀刻剂如氯化氢，其温度可介于约600℃至800℃之间，压力可介于约5torr至500torr之间，并历时约10秒至80秒。蚀刻剂的流速可介于50sccm至1000sccm之间。
92.类似地，短通道区100s中的牺牲栅极结构130a的栅极间隔较写且栅极长度较小，造成第三循环沉积蚀刻外延工艺时形成第三外延层146c于短通道区100s中的第二外延层146b上的沉积速率，大于形成第三外延层146c于长通道区100l中的第二外延层146b上的沉积速率。如此一来，短通道区100s中的第三外延层146c的高度h3s，大于长通道区100l中的第三外延层146c的高度h3l。在一些实施例中，高度h3s及h3l分别大于高度h2s及h2l。由于牺牲栅极结构130b的栅极间隔较大，长通道区100l中的第三外延层146c在z-x平面中可具有实质上v形或u形的轮廓，而短通道区100s中的第三外延层146c在z-x平面中可具有实质上碗形的轮廓，如图6e及6f所示。在一些实施例中，长通道区100l中的第三外延层146c可各自具有中心(或凹谷)部分148-c及161-c，以及边缘(或棱边)部分148-e及161-e(高于中心部分148-c及161-c)，如图6c所示。在图6c中，中心部分148-c及161-c以实线表示，而边缘部分148-e及161-e以虚线表示(位于中心部分148-c及161-c之后的平面中)。每一边缘部分148-e及161-e可比个别的中心部分148-c及161-c高出一段高度差距d12。在一些实施例中，高度差距d12为约20nm至约25nm，比如约22nm。假设边缘部分148-e及161-e维持在相同高度，若高度差距d12大于25nm，则长通道区100l中的外延源极/漏极结构146的最终隆起高度可能不足以提供后续形成的源极/漏极接点176(图11b)所需的接触表面积，因此降低长通道区100l中的输入/输出电路装置的效能。在图6e所示的一些实施例中，第三外延层146c的边缘部分148-e接触栅极间隔物138。
93.如图6c所示的一些实施例，第三外延层146c的每一中心部分148-c及161-c的一部分可接触长通道区100l中的牺牲栅极介电层132。在一些实施例中，第三外延层146c的每一中心部分148-c及161-c的一部分可进一步接触长通道区100l中的栅极间隔物138。
94.在一些实施例中，短通道区100s中的第三外延层146c具有中心(或凹谷)部分155-c与高于中心部分155-c的边缘(或棱边)部分155-e，如图6d所示。在图6d中，中心部分155-c
以实线标示，而边缘部分155-e以虚线标示(位于中心部分155-c之后的平面中)。边缘部分155-e可比中心部分155-c高出一段高度差距d13。在一些实施例中，高度差距d13为约6nm至约15nm，比如约10nm。假设边缘部分155-e维持在相同高度，若高度差距d13大于15nm，则短通道区100s中的外延源极/漏极结构146的最终隆起高度可能不足以提供后续形成的源极/漏极接点176(图11b)所需的接触表面积，因此降低短通道区100s中的核心装置的效能。在一些实施例中，第三外延层146c的边缘部分155-e接触栅极间隔物138，如图6f所示。
95.如图6d所示的一些实施例，第三外延层146c的中心部分155-c的一部分可接触短通道区100s中的牺牲栅极介电层132。在一些实施例中，第三外延层146c的中心部分155-c的一部分可进一步接触短通道区100s中的栅极间隔物138。
96.在形成短通道区100s与长通道区100l中的第三外延层146c之后，进行第四循环沉积蚀刻外延工艺以形成第四外延层146d于第三外延层146c上。类似地，第四循环沉积蚀刻外延工艺可包含外延成长，其中第三外延层146c暴露至含有一或多种含硅前驱物(如二氯硅烷、硅烷、乙硅烷、或类似物)、p型或n型掺质气体(如硼、磷、砷、或类似物)、与载气(如氩气、氢气、或类似物)的气体混合物并历时第一时段以形成第四外延层146d。接着进行选择性蚀刻，其中第四外延层146d暴露至蚀刻剂如卤化物气体(如氯化氢、氯气、或类似物)并历时第二时段，以选择性移除第四外延层146d的非晶或多晶部分，而第四外延层146d的结晶部分维持完整。可重复第四循环沉积蚀刻外延工艺的外延成长与选择性蚀刻，直到第四外延层146d达到所需厚度与上述的掺质浓度(如第四掺质浓度)。可在第四循环沉积蚀刻外延工艺之后进行额外步骤如退火工艺以活化掺质。
97.短通道区100s与长通道区100l中的第四外延层146d具有实质上v形或碗形轮廓，其依据第三外延层146c的轮廓。举例来说，长通道区100l中的第四外延层146d亦可具有中心(或凹谷)部分150-c与高于中心部分150-c的边缘(或棱边)部分150-e。在一些实施例中，第四外延层146d的边缘部分150-e接触栅极间隔物138。
98.图6e亦显示长通道区100l中的第一外延层146a具有深度d5，其对应自牺牲栅极结构130b之下的牺牲栅极介电层132的底部与鳍状物112之间的界面142b至第一外延层146a的底部的距离。第二外延层146b具有深度d6，其对应自界面142b至第二外延层146b的底部的距离。第三外延层146c具有深度d7，其对应自界面142b至第三外延层146c的底部的距离。第四外延层146d具有深度d8，其对应自界面142b至第四外延层146d的底部的距离。在一些实施例中，深度d5大于深度d6，深度d6大于深度d7，且深度d7大于深度d8。
99.类似地，短通道区100s中的第一外延层146a具有深度d9，其对应自牺牲栅极结构130a之下的牺牲栅极介电层132的底部与鳍状物112之间的界面142a至第一外延层146a的底部的距离。短通道区100s中的第二外延层146b具有深度d10，其对应自界面142a至第二外延层146b的底部的距离。短通道区100s中的第三外延层146c具有深度d11，其对应自界面142a至第三外延层146c的底部的距离。在一些实施例中，深度d9大于深度d10，且深度d10大于深度d11。在一些实施例中，深度d10大于深度d5。在一些实施例中，第四外延层146d的底部可稍微高于界面142a。在一些实施例中，短通道区100s中的第三外延层146c与第四外延层146d的一部分(如边缘部分)可接触栅极间隔物138。
100.虽然上述说明以循环沉积蚀刻外延工艺形成第一外延层146a、第二外延层146b、第三外延层146c及第四外延层146d，亦可采用选择性蚀刻成长工艺形成这些层，其可进行
循环沉积工艺(比如暴露半导体装置结构100至沉积前驱物的脉冲，如上述的循环沉积蚀刻外延工艺)以依序沉积第一外延层146a、第二外延层146b、第三外延层146c、与第四外延层146d。在整个选择性蚀刻成长工艺中，半导体装置结构100亦暴露至一或多种蚀刻剂(如循环沉积蚀刻外延工艺中的上述蚀刻剂)的连续流中，以选择性蚀刻移除外延层的非晶部分，而结晶部分维持完整。在一些实施例中，第一外延层146a、第二外延层146b、第三外延层146c、与第四外延层146d的一或多者的形成方法可为循环沉积蚀刻外延工艺，而第一外延层146a、第二外延层146b、第三外延层146c、与第四外延层146d的一或多者的形成方法可为选择性蚀刻成长工艺。
101.如图7a及图7b所示，分别形成接点蚀刻停止层162与层间介电层164于短通道区100s与长通道区100l的源极/漏极区中。接点蚀刻停止层162顺应性地形成于半导体装置结构100的露出表面上。接点蚀刻停止层162覆盖短通道区100s与长通道区100l中的牺牲栅极结构130a及130b的侧壁、绝缘材料118、外延源极/漏极结构146、与介电鳍状结构105。接点蚀刻停止层162可包括含氧材料或含氮材料，比如氮化硅、碳氮化硅、氮氧化硅、氮化碳、氧化硅、碳氧化硅、类似物、或上述的组合，且其形成方法可为化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、或任何合适的沉积技术。接着可形成层间介电层164于半导体装置结构100上的接点蚀刻停止层162上。层间介电层164的材料可包括含硅、氧、碳及/或氢的化合物，比如氧化硅、四乙氧基硅烷的氧化物、碳氢氧化硅、或碳氧化硅。有机材料如聚合物亦可用于层间介电层164。层间介电层164的沉积方法可为等离子体辅助化学气相沉积工艺或其他合适的沉积技术。
102.在图8a及图8b中，一旦形成层间介电层164，即可在半导体装置结构100上进行平坦化步骤如化学机械研磨，直到露出牺牲栅极层134的顶部。
103.在图9a及图9b中，移除短通道区100s与长通道区100l中的牺牲栅极结构130a及130b。层间介电层164在移除牺牲栅极结构130a及130b时，可保护外延源极/漏极结构146。牺牲栅极结构130a及130b的移除方法可采用等离子体干蚀刻及/或湿蚀刻。举例来说，在牺牲栅极层134为多晶硅且层间介电层164为氧化硅的例子中，可采用湿蚀刻剂如氢氧化四甲基铵溶液以选择性移除牺牲栅极层134，而不移除层间介电层164、接点蚀刻停止层162、与栅极间隔物138的介电材料。之后可移除牺牲栅极介电层132，且移除方法可采用等离子体干蚀刻及/或湿蚀刻。移除牺牲栅极结构130a及130b，可形成沟槽166于移除牺牲栅极层134与牺牲栅极介电层132的区域中。沟槽166露出鳍状物112的一部分。
104.在图10a及图10b中，置换栅极结构174a及174b分别形成于短通道区100s与长通道区100l中的沟槽166(图9a)中。置换栅极结构174a及174b各自包括栅极介电层170形成于鳍状物112的露出部分上、栅极层172形成于栅极介电层170上、以及视情况形成的盖层173形成于栅极层172上。在一些实施例中，栅极介电层170包括一或多层的介电材料，比如氧化硅、氮化硅、高介电常数的介电材料、其他合适的介电材料及/或上述的组合。高介电常数的介电材料的例子包括氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化锆、氧化铝、氧化钛、氧化铪-氧化铝合金、其他合适的高介电常数的介电材料及/或上述的组合。栅极介电层170的形成方法可为化学气相沉积、原子层沉积、或任何合适的沉积技术。栅极层172可包含一或多层的导电材料，比如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、镍硅化物、钴硅化物、氮化钛、氮化钨、钛铝、氮化钛铝、碳氮化钽、碳化钽、氮化钽硅、金属合金、
其他合适材料及/或任何上述的组合。栅极层172的形成方法可为化学气相沉积、原子层沉积、电镀、或其他合适的沉积技术。接着采用化学机械研磨等方法平坦化层间介电层164上的栅极层172，直到露出层间介电层164的上表面。在平坦化工艺之后，由金属栅极回蚀刻工艺使栅极层172凹陷，其可为采用一或多种蚀刻剂(比如含氯气体、含溴气体及/或含氟气体)的等离子体蚀刻工艺。接着形成盖层于凹陷的栅极层172上。盖层173可包含一或多层的氮化硅为主的材料如氮化硅。盖层173的形成方法可为化学气相沉积、物理气相沉积、原子层沉积、或任何合适的沉积技术。盖层173的形成方法可为沉积绝缘材料，之后进行平坦化工艺。
105.在图11a及图11b中，源极/漏极接点176分别形成于短通道区100s与长通道区100l中的层间介电层164中。源极/漏极接点176的形成方法可为移除层间介电层164与接点蚀刻停止层162的部分，以形成接点开口169a及169b而露出外延源极/漏极结构146。可采用合适的光刻与蚀刻技术移除层间介电层164与接点蚀刻停止层162的部分。在一些实施例中，亦可蚀刻外延源极/漏极结构146的上侧部分。在这些例子中，接点开口更延伸穿过第四外延层146d至第三外延层146c的一部分中。依据移除层间介电层164与接点蚀刻停止层162所用的工艺，外延源极/漏极结构146其被蚀刻的表面可具有平坦轮廓，或不平坦轮廓如凹入轮廓(比如碟化)或凸出轮廓(比如凸起)。在图11a所示的实施例中，短通道区100s与长通道区100l中的第三外延层146c其被蚀刻的表面分别具有凹入轮廓。
106.在形成接点开口之后，分别形成硅化物层178于短通道区100s与长通道区100l中的外延源极/漏极结构146(比如第三外延层146c)上。硅化物层178的底部轮廓(如凹入轮廓)，依据外延源极/漏极结构146的上侧部分被蚀刻的轮廓。硅化物层178可导电地耦接外延源极/漏极结构146至后续形成的源极/漏极接点176。硅化物层178的形成方法可为沉积金属源层于外延源极/漏极结构146上，并进行快速热退火工艺。在快速热退火工艺时，外延源极/漏极结构146上的金属源层的部分，可与外延源极/漏极结构146中的硅(如第三外延层146c)反应形成硅化物层178。接着移除金属源层的未反应部分。对n型通道场效晶体管而言，硅化物层178的组成可包含钛硅化物、铬硅化物、钽硅化物、钼硅化物、锆硅化物、铪硅化物、钪硅化物、钇硅化物、钬硅化物、铽硅化物、钆硅化物、镏硅化物、镝硅化物、铒硅化物、镱硅化物、与上述的组合的一或多者。对p型通道场效晶体管而言，硅化物层178的组成可包含镍硅化物、钴硅化物、锰硅化物、钨硅化物、铁硅化物、铑硅化物、钯硅化物、钌硅化物、铂硅化物、铱硅化物、锇硅化物、与上述的组合的一或多者。在一些实施例中，硅化物层178的组成为金属或金属合金的硅化物，且金属包含贵金属、耐火金属、稀土金属、上述的合金、或上述的组合。接着可形成导电材料于接点开口中，以形成源极/漏极接点176。导电材料的组成可包含钌、钼、钴、镍、钨、钛、钽、铜、铝、氮化钛、与氮化钽的一或多者，且其形成方法可为化学气相沉积、原子层沉积、电镀、或其他合适的沉积技术。虽然未图示，但可在形成源极/漏极接点176之前，形成阻挡层(如氮化钛、氮化钽、或类似物)于接点开口的侧壁上。
107.如上所述，由于在形成第二外延层146b时控制不同表面的成长速率，可增加长通道区100l中的外延源极/漏极结构146的最终隆起高度。外延源极/漏极结构146的最终隆起高度增加，可使源极/漏极接点176覆盖外延源极/漏极结构146的更多表面积。图12a及12b为一些实施例中，半导体装置结构100的一部分，其具有短通道区100s与长通道区100l中的蚀刻的外延源极/漏极结构146。在图12a及12b中，以虚线显示源极/漏极接点176并省略接
点蚀刻停止层162以简化附图。如图12a所示，长通道区100l中的外延源极/漏极结构146的最终高度可为约30nm至约100nm，其对应自第四外延层146d的顶部至鳍状物112的上表面的距离d14。长通道区100l中的外延源极/漏极结构146的最终隆起高度可为约10nm至约80nm，其对应自第三外延层146c的中心(或凹谷)部分148-c至鳍状物112与第一外延层146a之间的界面157的距离。此外，源极/漏极接点176完全埋置或覆盖长通道区100l中的每一外延源极/漏极结构146的第三外延层146c的所有边缘(或棱边)部分148-e，且源极/漏极接点176部分埋置或覆盖长通道区100l中的每一外延源极/漏极结构146的第三外延层146c的中心(或凹谷)部分148-c。在一些实施例中，源极/漏极接点176埋置或覆盖长通道区100l中的外延源极/漏极结构146的第三外延层146c的中心部分148-c的至少30％(比如约35％至约60％)的表面积。图12a亦显示第二外延层146b的晶面147b相对于实质上平行于绝缘材料118的上表面118a的平面的角度β为约54.7
°
。晶面147a相对于绝缘材料118的上表面118a的角度α为约54.7
°
。
108.在图12b中，短通道区100s中的外延源极/漏极结构146的最终高度为约40nm至约120nm，其对应自第四外延层146d的顶部至鳍状物112的上表面的距离d16。短通道区100l中的外延源极/漏极结构146的最终隆起高度为约20nm至约100nm，其对应自第三外延层146c的中心部分155-c(或凹谷部)至鳍状物112的顶部与第一外延层146a之间的界面的距离d17。在一些实施例中，距离d17大于距离d15。此外，源极/漏极接点176完全埋置或覆盖短通道区100s中的外延源极/漏极结构146的第三外延层146c的边缘部分155-e，而源极/漏极接点176部分埋置或覆盖外延源极/漏极结构146的第三外延层146c的中心部分155-c。
109.应理解的是，可对半导体装置结构进行后续的互补式金属氧化物半导体工艺及/或后段工艺，以形成多种结构如晶体管、接点或通孔、内连线金属层、介电层、钝化层、或类似物。半导体装置结构100亦可包含背侧接点(未图示)于基板101的背侧上，比如翻转半导体装置结构100、移除基板101、与经由背侧接点选择性连接外延源极/漏极结构146的源极或漏极结构/末端至背侧电源轨(如正电压vdd或负电压vss)。外延源极/漏极结构146的源极或漏极结构/末端与栅极层172可连接至前侧电源轨，端视应用而定。
110.本发明多种实施例所提出的改良工艺，可增加长通道区中的外延源极/漏极结构的最终隆起高度。在一些例子中，长通道区100l中的外延源极/漏极结构146的隆起高度可增加至少5nm至约10nm，而不影响短通道区100s(或核心电路区)中的鳍状物112、外延源极/漏极结构146、与鳍状物侧壁117的关键尺寸一致性。通过形成外延源极/漏极结构146的至少一部分(如第二外延层146b)的外延工艺，比如在(100)表面取向的表面上的成长速率大于在(110)与(111)表面取向的表面上的成长速率，可使长通道区100l中的外延源极/漏极结构146的隆起高度增加。由于短通道区与长通道区中的不同栅极间隔与不同表面平面上的成长速率不同，短通道区或核心电路区中的外延源极/漏极结构为实质上棒状，而长通道区中的外延源极/漏极结构为实质上钻石状。长通道区或输入/输出区中的钻石状的外延源极/漏极结构可增加隆起高度，进而增加外延源极/漏极结构的表面积以用于后续形成的源极/漏极金属接点。如此一来，可降低长通道区或输入/输出区中的外延源极/漏极结构的接点电阻，并改善晶体管的装置效能。
111.一实施例为半导体装置结构，其包括基板，具有自基板形成的多个鳍状物；第一源极/漏极结构，包括第一源极/漏极结构的第一外延层，接触鳍状物的第一鳍状物；第一源
极/漏极结构的第二外延层，形成于第一源极/漏极结构的第一外延层上；第一源极/漏极结构的第三外延层，形成于第一源极/漏极结构的第二外延层上，且第一源极/漏极结构的第三外延层包括中心部分与高于第一源极/漏极结构的第三外延层的中心部分的边缘部分；以及第一源极/漏极结构的第四外延层，形成于第一源极/漏极结构的第三外延层上；第二源极/漏极结构，与第一源极/漏极结构相邻并包括第二源极/漏极结构的第一外延层，接触鳍状物的第二鳍状物；第二源极/漏极结构的第二外延层，形成于第二源极/漏极结构的第一外延层上；第二源极/漏极结构的第三外延层，形成于第二源极/漏极结构的第二外延层上，第二源极/漏极结构的第三外延层包括中心部分与高于第二源极/漏极结构的第三外延层的中心部分的边缘部分；其中第二源极/漏极结构的第三外延层的中心部分与边缘部分分别接触第一源极/漏极结构的第三外延层的中心部分与边缘部分；以及第二源极/漏极结构的第四外延层，形成于第二源极/漏极结构的第三外延层上；以及源极/漏极接点，覆盖第一源极/漏极结构与第二源极/漏极结构的第三外延层的所有边缘部分，且源极/漏极接点覆盖第一源极/漏极结构与第二源极/漏极结构的第三外延层的中心部分的一部分。
112.在一些实施例中，第一源极/漏极结构与第二源极/漏极结构在基板的输入/输出电路区中。
113.在一些实施例中，第一源极/漏极结构与第二源极/漏极结构的第二外延层相对于半导体装置结构的剖面为实质上钻石状。
114.在一些实施例中，半导体装置结构还包括：栅极结构，包括：栅极介电层，接触第一鳍状物与第二鳍状物；以及栅极层，位于栅极介电层上；以及栅极间隔物，形成于栅极结构的侧壁上并接触栅极介电层、栅极层、与第一源极/漏极结构和第二源极/漏极结构的第三外延层。
115.在一些实施例中，第一外延层的第一深度对应自栅极介电层的下表面与第一鳍状物之间的界面至第一外延层的底部的距离，而第二外延层的第二深度对应自界面至第二外延层的底部的距离，且其中第一深度大于第二深度。
116.在一些实施例中，第一源极/漏极结构与第二源极/漏极结构的第一外延层具有第一掺质浓度，第一源极/漏极结构与第二源极/漏极结构的第二外延层具有第二掺质浓度，第一源极/漏极结构与第二源极/漏极结构的第三外延层具有第三掺质浓度，第一源极/漏极结构与第二源极/漏极结构的第四外延层具有第四掺质浓度，第二掺质浓度大于第一掺质浓度，第三掺质浓度大于第二掺质浓度，且第四掺质浓度大于第三掺质浓度。
117.在一些实施例中，半导体装置结构还包括：第一栅极间隔物，与第一鳍状物相邻并接触第一源极/漏极结构的第三外延层的中心部分；以及第一栅极介电层，位于第一栅极间隔物与第一鳍状物之间并接触第一栅极间隔物与第一鳍状物，其中第一栅极介电层接触第一源极/漏极结构的第三外延层的中心部分。
118.在一些实施例中，半导体装置结构还包括：第一硅化物层，位于源极/漏极接点与第一源极/漏极结构的第三外延层的中心部分之间并接触源极/漏极接点与第一源极/漏极结构的第三外延层的中心部分；以及第二硅化物层，位于源极/漏极接点与第二源极/漏极结构的第三外延层的中心部分之间并接触源极/漏极接点与第二源极/漏极结构的第三外延层的中心部分。
119.另一实施例为半导体装置结构，其包括基板；第一栅极结构，位于基板的第一区
中；第二栅极结构，与第一区中的第一栅极结构相邻，其中第二栅极结构与第一栅极结构的隔有第一横向分隔距离。半导体装置结构包括第一源极/漏极结构，位于第一栅极结构与第二栅极结构之间，其中第一源极/漏极结构包括：第一源极/漏极结构的第一外延层，具有实质上钻石状；以及第一源极/漏极结构的第二外延层，接触第一源极/漏极结构的第一外延层，并具有第一中心部分与高于第一中心部分的第一边缘部分。半导体装置结构包括第二源极/漏极结构，位于第一栅极结构与第二栅极结构之间，其中第二源极/漏极结构包括：第二源极/漏极结构的第一外延层，为实质上钻石状；以及第二源极/漏极结构的第二外延层，接触第二源极/漏极结构的第一外延层，并具有第二中心部分与高于第二中心部分的第二边缘部分；第三栅极结构，位于基板的第二区中；第四栅极结构，与第二区中的第三栅极结构相邻，其中第四栅极结构与第三栅极结构的隔有第二横向分隔距离，且第二横向分隔距离小于第一横向分隔距离。半导体装置结构包括第三源极/漏极结构，位于第三栅极结构与第四栅极结构之间，其中第三栅极结构的第一外延层为实质上棒状。
120.在一些实施例中，第一区为基板的输入/输出电路区，而第二区为基板的核心电路区。
121.在一些实施例中，第一栅极结构与第二栅极结构各自具有第一栅极长度，第三栅极结构与第四栅极结构各自具有第二栅极长度，且第一栅极长度大于第二栅极长度。
122.在一些实施例中，半导体装置还包括：第一栅极间隔物，接触第一中心部分；以及第一栅极介电层，接触第一栅极间隔物与第一中心部分。
123.在一些实施例中，半导体装置还包括：第二栅极间隔物，接触第二中心部分；以及第二栅极介电层，接触第二栅极间隔物与第二中心部分。
124.在一些实施例中，第三源极/漏极结构还包括：第三源极/漏极结构的第二外延层，接触第三源极/漏极结构的第一外延层，且第三源极/漏极结构的第二外延层包括：第三中心部分；以及第三边缘部分，高于第三中心部分。
125.在一些实施例中，第一源极/漏极结构与第二源极/漏极结构各自具有第一隆起高度，其为第一中心部分与第二中心部分的顶部分别至第一源极/漏极结构与第二源极/漏极结构的底部的距离；而第三源极/漏极结构具有第二隆起高度，其为第三中心部分的顶部至第三源极/漏极结构的底部的距离；以及第二隆起高度大于第一隆起高度。
126.在一些实施例中，半导体装置还包括：源极/漏极接点，位于第一源极/漏极结构、第二源极/漏极结构、与第三源极/漏极结构上。
127.在一些实施例中，半导体装置还包括：第一硅化物层，位于源极/漏极接点与第一中心部分之间并接触源极/漏极接点与第一中心部分；第二硅化物层，位于源极/漏极接点与第二中心部分之间并接触源极/漏极接点与第二中心部分；以及第三硅化物层，位于源极/漏极接点与第三中心部分之间并接触源极/漏极接点与第三中心部分。
128.又一实施例为半导体装置结构的形成方法，其包括自基板形成多个鳍状物；形成第一栅极结构与第二栅极结构于基板的第一区中，其中第二栅极结构与第一栅极结构隔有第一横向分隔距离。方法包括形成第三栅极结构与第四栅极结构于基板的第二区中，其中第四栅极结构与第三栅极结构隔有第二横向分隔距离，且第二横向分隔距离小于第一横向分隔距离。方法包括形成第一源极/漏极结构于第一栅极结构与第二栅极结构之间，包括形成第一源极/漏极结构的第一外延层于多个鳍状物的第一鳍状物上；形成第一源极/漏极结
构的第二外延层于第一源极/漏极结构的第一外延层上，其中控制第一源极/漏极结构的第二外延层的形成方法，使(100)表面取向的表面平面上的成长速率大于(110)及(111)表面取向的表面平面上的成长速率；以及形成第一源极/漏极结构的第三外延层于第一源极/漏极结构的第二外延层上。方法包括形成第二源极/漏极结构于第三栅极结构与第四栅极结构之间，包括形成第二源极/漏极结构的第一外延层于鳍状物的第二鳍状物上；形成第二源极/漏极结构的第二外延层于第二源极/漏极结构的第一外延层上；以及形成第二源极/漏极结构的第三外延层于第二源极/漏极结构的第二外延层上。方法包括形成接点蚀刻停止层于第一源极/漏极结构与第二源极/漏极结构的第三外延层上，以及第一栅极结构、第二栅极结构、第三栅极结构、与第四栅极结构的露出表面上。方法包括形成层间介电层于接点蚀刻停止层上。方法包括形成开口穿过层间介电层与接点蚀刻停止层，且开口露出第一源极/漏极结构与第二源极/漏极结构的第三外延层的至少一部分。方法包括形成源极/漏极接点于开口中。
129.在一些实施例中，(100)、(110)及(111)表面平面的成长速率的比例(100):(110):(111)为约0.8:0.2:0.2至3.5:0.35:0.35。
130.在一些实施例中，第一源极/漏极结构的第二外延层为实质上钻石状，而第二源极/漏极结构的第二外延层为实质上棒状。
131.上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换、或更动。