闪存器件及其制备方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种闪存器件及其制备方法。


背景技术：

2.闪存器件作为一种非易失性存储器，通过改变晶体管或存贮单元的临界电压来控制栅极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，且闪存作为电可擦除且可编程的只读存储器的一种特殊结构，如今已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。
3.图1为一种闪存器件的剖面示意图，请参考图1，现有技术中的闪存器件一般为平面型结构，浮栅20’和控制栅30’均位于衬底10’上，当浮栅20’的尺寸缩小时，短沟道效应会造成浮栅20’下面的沟道漏电流增加，导致闪存器件的电性能降低，如闪存器件编程效率降低、编程串扰增加。


技术实现要素：

4.本发明的目的在于提供一种闪存器件及其制备方法，以提高闪存器件的电性能。
5.为了达到上述目的，本发明提供了一种闪存器件，包括：
6.衬底，包括存储区和逻辑区，在所述存储区的衬底上形成有若干沿x方向延伸且沿y方向排列的鳍结构；
7.若干沿所述y方向延伸且沿所述x方向排列的栅极线组，位于所述存储区中，每个所述栅极线组均包括两条浮栅线、两条控制栅线及一条字线栅线，每一条所述浮栅线均包括若干沿所述y方向排列的浮栅单元，相邻的所述浮栅单元之间具有间隙，且所述浮栅单元横跨在所述鳍结构上，所述控制栅线位于对应的所述浮栅线上，所述字线栅线位于两条所述浮栅线之间和两条所述控制栅线之间；
8.若干沿所述x方向延伸且沿所述y方向排列的源极线和漏极线，所述源极线和所述漏极线间隔位于所述存储区的鳍结构中。
9.可选的，还包括第一侧墙和第二侧墙，所述第一侧墙覆盖所述控制栅线和所述浮栅线靠近所述字线栅线的侧面，所述第二侧墙覆盖所述栅极线组的侧面。
10.可选的，还包括第一氧化层和ono结构层，所述第一氧化层位于所述鳍结构与所述浮栅单元之间，所述ono结构层位于所述浮栅单元和所述控制栅线之间。
11.可选的，若干所述鳍结构之间限定出若干沟槽，所述沟槽的部分深度中填充有第二氧化层，所述栅极线组位于所述第二氧化层上。
12.可选的，还包括若干逻辑栅，位于所述逻辑区的衬底上。
13.本发明还提供了一种闪存器件的制备方法，包括：
14.提供衬底，所述衬底包括存储区和逻辑区，在所述存储区的衬底上形成有若干沿x方向延伸且沿y方向排列的鳍结构；
15.形成若干沿所述y方向延伸且沿所述x方向排列的栅极线组于所述存储区中；以
及，
16.形成若干沿所述x方向延伸且沿所述y方向排列的源极线和漏极线，所述源极线和所述漏极线间隔位于所述存储区的鳍结构中；
17.其中，每个所述栅极线组均包括两条浮栅线、两条控制栅线及一条字线栅线，每一条所述浮栅线均包括若干沿所述y方向排列的浮栅单元，相邻的所述浮栅单元之间具有间隙，且所述浮栅单元横跨在所述鳍结构上，所述控制栅线位于对应的所述浮栅线上，所述字线栅线位于两条所述浮栅线之间和两条所述控制栅线之间。
18.可选的，刻蚀所述存储区的衬底以形成若干沿所述x方向延伸且沿所述y方向排列的沟槽，相邻所述沟槽之间的凸起作为所述鳍结构。
19.可选的，形成所述栅极线组的步骤包括：
20.顺形在所述存储区和所述逻辑区的衬底及所述鳍结构上形成浮栅材料层；
21.刻蚀相邻的所述鳍结构之间的部分所述浮栅材料层以形成图形化的浮栅材料层，所述图形化的浮栅材料层横跨每个所述鳍结构；
22.顺形在所述存储区和所述逻辑区的衬底上以及所述图形化的浮栅材料层上形成控制栅材料层；
23.依次刻蚀所述存储区的控制栅材料层和所述图形化的浮栅材料层以形成若干沿所述x方向排列且沿所述y方向延伸的第一开口，所述第一开口显露出所述鳍结构；
24.在所述第一开口内填充多晶硅以形成字线栅线；以及，
25.依次刻蚀所述存储区的控制栅材料层和所述图形化的浮栅材料层以形成若干沿所述x方向排列且沿所述y方向延伸的第二开口，所述第二开口显露出所述鳍结构，在形成所述第二开口后，所述第二开口和所述字线栅线之间剩余的所述图形化的浮栅材料层作为一条所述浮栅线，所述第二开口和所述字线栅线之间剩余的所述控制栅材料层作为一条所述控制栅线，相邻的所述第二开口之间的所述浮栅线、所述控制栅线及所述字线栅线构成一个所述栅极线组。
26.可选的，在顺形在所述存储区和所述逻辑区的衬底及所述鳍结构上形成所述浮栅材料层之前，还包括形成第一氧化层覆盖所述鳍结构和所述逻辑区；以及，在顺形在所述存储区和所述逻辑区的衬底上以及所述图形化的浮栅材料层上形成所述控制栅材料层之前，还包括形成ono结构层覆盖所述存储区和所述逻辑区。
27.可选的，形成所述第一开口时在所述第一开口的内壁形成第一侧墙，形成所述第一开口和所述第一侧墙的步骤包括：
28.依次刻蚀所述存储区的控制栅材料层及所述存储区的所述ono结构层以形成若干沿所述x方向排列且沿所述y方向延伸的第一子开口，所述第一子开口显露出所述图形化的浮栅材料层；
29.在所述第一子开口的侧壁形成第一子侧墙；
30.以所述第一子侧墙为掩模依次刻蚀所述图形化的浮栅材料层及所述第一氧化层以形成若干沿所述x方向排列且沿所述y方向延伸的第二子开口，所述第二子开口显露出所述鳍结构，所述第一子开口和所述第二子开口构成所述第一开口；以及，
31.在所述第二子开口的内壁形成第二子侧墙，且所述第二子侧墙延伸覆盖所述第一子侧墙的至少部分表面，所述第一子侧墙和所述第二子侧墙构成所述第一侧墙。
32.可选的，在所述第一开口内填充多晶硅形成字线栅线之前，还包括刻蚀去除所述逻辑区的所述控制栅材料层及所述浮栅材料层以显露出所述衬底的表面；以及，在所述第一开口内填充多晶硅以形成字线栅线的同时，在所述逻辑区的衬底上形成逻辑栅。
33.可选的，在形成所述第二开口之后，还包括在所述栅极线组的侧面形成第二侧墙，以及在所述逻辑栅的侧面形成第三侧墙。
34.在本发明提供的闪存器件及其制备方法中，衬底包括存储区和逻辑区，在所述存储区的衬底上形成有若干沿x方向延伸且沿y方向排列的鳍结构；若干沿所述y方向延伸且沿所述x方向排列的栅极线组，位于所述存储区中，每个所述栅极线组均包括两条浮栅线、两条控制栅线及一条字线栅线，每一条所述浮栅线均包括若干沿所述y方向排列的浮栅单元，相邻的所述浮栅单元之间具有间隙，且所述浮栅单元横跨在所述鳍结构上，所述控制栅线位于对应的所述浮栅线上，所述字线栅线位于两条所述浮栅线之间和两条所述控制栅线之间；若干沿所述x方向延伸且沿所述y方向排列的源极线和漏极线，所述源极线和所述漏极线间隔位于所述存储区的鳍结构中。本发明通过所述浮栅单元横跨在所述鳍结构上，所述鳍结构作为器件的沟道，增加所述浮栅单元与所述鳍结构的相对面积，能够增加所述浮栅单元对沟道的控制能力，减小沟道漏电流，提高闪存器件编程效率、且减小编程串扰，从而实现提高闪存器件的电性能。
附图说明
35.图1为一种闪存器件的剖面示意图；
36.图2a为本发明一实施例提供的闪存器件的俯视图；
37.图2b为本发明一实施例提供的闪存器件中存储区的剖面示意图；
38.图3为本发明一实施例提供的闪存器件的制备方法的流程图；
39.图4a～4j为本发明一实施例提供的闪存器件的制备方法中相应步骤对应的存储区的三维结构示意图，其中，图4j为本发明一实施例提供的闪存器件中存储区的三维结构示意图；
40.图5a～5e为本发明一实施例提供的闪存器件的制备方法中相应步骤对应的逻辑区的剖面示意图，其中，图5e为本发明一实施例提供的闪存器件中逻辑区的剖面示意图；
41.其中，附图标记为：
42.10’、10-衬底；20
’‑
浮栅；30
’‑
控制栅；110-存储区；120-逻辑区；100-鳍结构；11-沟槽；21-第二氧化层；22-第一氧化层；23-ono结构层；30-浮栅材料层；31-图形化的浮栅材料层；32-浮栅单元；40-控制栅材料层；41-控制栅线；50-图形化的掩模层；61-第一子开口；62-第二子开口；63-第二开口；71-第一子侧墙；72-第二子侧墙；80-字线栅线；81-逻辑栅；90-第二侧墙；91-第三氧化层；92-第三侧墙。
具体实施方式
43.下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
44.图2a为本实施例提供的闪存器件的俯视图，图2b为本实施例提供的闪存器件中存
储区的剖面示意图，图4j为本实施例提供的闪存器件中存储区的三维结构示意图，图5e为本实施例提供的闪存器件中逻辑区的剖面示意图，其中图2b为图2a中沿a1-a2方向的剖面示意图，图5e为图2a中沿b1-b2方向的剖面示意图。请参考图2a、图2b和图4j，本实施例提供了一种闪存器件，包括衬底10、若干栅极线组、源极线和漏极线，其中所述衬底10的材质包括硅、锗、镓、氮或碳中的一种或多种，所述衬底10包括存储区110和逻辑区120，在所述存储区110的衬底10上形成有若干沿x方向延伸且沿y方向排列的鳍结构100，相邻鳍结构100之间为沟槽(图中未标示)。在本实施例中，在所述沟槽的部分深度填充第二氧化层21，以调节所述鳍结构100显露的高度。
45.若干所述栅极线组均位于所述存储区110中，且若干所述栅极线组沿所述y方向延伸且沿所述x方向排列。每个所述栅极线组均包括两条浮栅线、两条控制栅线41及一条字线栅线80，每一条所述浮栅线均包括若干沿所述y方向排列的浮栅单元32，相邻的所述浮栅单元32之间具有间隙，且所述浮栅单元32横跨在所述鳍结构100上，所述控制栅线41位于对应的所述浮栅线上(即覆盖对应浮栅线上的所有浮栅单元32)，所述字线栅线80位于两条所述浮栅线之间和两条所述控制栅线41之间。
46.在本实施例中，在所述鳍结构100的表面形成有第一氧化层22，即第一氧化层22位于所述鳍结构100和所述浮栅单元32之间；形成有ono结构层23位于所述浮栅单元32和所述控制栅线41之间，且覆盖所述第二氧化层21显露的表面；以及，在所述控制栅线41的表面上形成有图形化的掩模层50，所述图形化的掩模层50用于保护所述控制栅线41不受后续工艺影响，且所述图形化的掩模层50的材质可为氮化硅、氧化硅或氮氧化硅等。
47.进一步地，在每个所述栅极线组中，形成有沿所述y方向延伸的第一开口(图中未标示)位于两条浮栅线和两条控制栅线41之间，且所述第一开口显露出所述鳍结构100及第二氧化层21的部分表面；在每个所述栅极线组中，所述控制栅线41靠近所述字线栅线80的一侧形成有第一子侧墙71，且所述第一子侧墙71延伸覆盖所述掩模层50靠近所述字线栅线80的一侧；在每个所述栅极线组中，所述第一子侧墙71靠近所述字线栅线80的一侧形成有第二子侧墙72，且所述第二子侧墙72延伸覆盖所述浮栅单元32靠近所述字线栅线80的一侧及所述第一开口的底部，所述第一子侧墙71和所述第二子侧墙72构成第一侧墙，即所述第一侧墙覆盖所述控制栅线41和所述浮栅线靠近所述字线栅线80的侧面。
48.进一步地，在相邻所述栅极线组之间形成有沿所述y方向延伸的第二开口63，所述第二开口63显露出所述鳍结构100及第二氧化层21的部分表面；进而，在所述栅极线组的侧面形成有第二侧墙90，具体是所述第二侧墙90覆盖所述控制栅线41、所述浮栅单元31和所述掩模层50远离所述字线栅线80的一侧。
49.若干所述源极线(图中未标示)和所述漏极线(图中未标示)均沿所述x方向延伸且沿所述y方向排列，且所述源极线和所述漏极线间隔位于所述存储区110的鳍结构100中，具体是位于所述第二开口63的底部对应的鳍结构100中。
50.请参考图5e，在本实施例中，所述逻辑区120的衬底10表面形成有第三氧化层91，形成有若干逻辑栅81位于所述第三氧化层91上，在所述逻辑栅81的侧面形成有第三侧墙92，在所述逻辑栅81的两侧的衬底10内形成有源区和漏区(图中未示出)。
51.图3为本实施例提供的闪存器件的制备方法的流程图。请参考图3，本实施例还提供了一种闪存器件的制备方法，用于制造上述的闪存器件，其包括：
52.步骤s1：提供衬底，所述衬底包括存储区和逻辑区，在所述存储区的衬底上形成若干沿x方向延伸且沿y方向排列的鳍结构；
53.步骤s2：形成若干沿所述y方向延伸且沿所述x方向排列的栅极线组于所述存储区中；以及，
54.步骤s3：形成若干沿所述x方向延伸且沿所述y方向排列的源极线和漏极线，所述源极线和所述漏极线间隔位于所述存储区的鳍结构中；
55.其中，每个所述栅极线组均包括两条浮栅线、两条控制栅线及一条字线栅线，每一条所述浮栅线均包括若干沿所述y方向排列的浮栅单元，相邻的所述浮栅单元之间具有间隙，且所述浮栅单元横跨在所述鳍结构上，所述控制栅线位于对应的所述浮栅线上，所述字线栅线位于两条所述浮栅线之间和两条所述控制栅线之间。
56.图4a～4j为本实施例提供的闪存器件的制备方法中相应步骤对应的存储区的三维结构示意图，图5a～5e为本实施例提供的闪存器件的制备方法中相应步骤对应的逻辑区的剖面示意图，下面结合图图4a～4j和图5a～5e对本实施例提供的一种闪存器件的制备方法进行详细说明。
57.请参考图4a及图5a，执行步骤s1：提供衬底10，所述衬底10的材质包括硅、锗、镓、氮或碳中的一种或多种。所述衬底10包括存储区110和逻辑区120，所述存储区110和所述逻辑区120可以连接，也可以不连接。在本实施例中，刻蚀所述存储区110的衬底10以形成若干沿所述x方向延伸且沿所述y方向排列的沟槽11，相邻所述沟槽11之间的凸起作为所述鳍结构100；以及，在所述沟槽11的部分深度中填充第二氧化层21，以调节所述鳍结构100显露的高度，此步骤不会对所述逻辑区120进行任何操作。
58.执行步骤s2：形成所述栅极线组的步骤包括：
59.请参考图4b及图5b，形成第一氧化层22覆盖所述鳍结构100显露的表面及所述逻辑区120的衬底10的表面；进而，顺形在所述存储区110和所述逻辑区120的衬底10及所述鳍结构100上形成浮栅材料层30，由于存在所述第一氧化层22及所述第二氧化层21，因此所述浮栅材料层30覆盖所述第一氧化层22的表面及所述第二氧化层21的部分表面。
60.请参考图4c及继续参考图5b，刻蚀相邻的所述鳍结构100之间的部分所述浮栅材料层30以在所述存储区110中形成图形化的浮栅材料层31，所述图形化的浮栅材料层31横跨每个所述鳍结构100，此步骤不会对所述逻辑区120进行任何操作。
61.请参考图4d及图5c，顺形形成ono结构层23覆盖所述存储区110和所述逻辑区120，即所述ono结构层23覆盖所述存储区110中的所述图形化的浮栅材料层31及所述第二氧化层21的部分表面和所述逻辑区120中的所述浮栅材料层30；进而，顺形在所述存储区110和所述逻辑区120的衬底10以及所述图形化的浮栅材料层31上形成控制栅材料层40，由于存在所述第一氧化层22、所述第二氧化层21及ono结构层23，因此所述控制栅材料层40覆盖所述存储区110和所述逻辑区120的ono结构层23。
62.进一步地，依次刻蚀所述存储区的控制栅材料层和所述图形化的浮栅材料层以形成若干沿所述x方向排列且沿所述y方向延伸的第一开口，以及形成所述第一开口时在所述第一开口的内壁形成第一侧墙，形成所述第一开口和所述第一侧墙的步骤包括：
63.请参考图4e及图5d，在所述控制栅材料层40上形成图形化的掩模层50，以图形化的掩模层50为掩模依次刻蚀所述存储区110的控制栅材料层40及所述存储区110的所述ono
结构层23以形成若干沿所述x方向排列且沿所述y方向延伸的第一子开口61，所述第一子开口61显露出所述图形化的浮栅材料层31，此步骤不会对所述逻辑区120进行刻蚀操作。
64.请参考图4f及继续参考图5d，在所述第一子开口61的侧壁形成第一子侧墙71，此步骤不会对所述逻辑区120进行任何操作。
65.请参考图4g及继续参考图5d，以所述第一子侧墙71为掩模依次刻蚀所述图形化的浮栅材料层31及所述第一氧化层22以形成若干沿所述x方向排列且沿所述y方向延伸的第二子开口62，所述第二子开口62显露出所述鳍结构100及第二氧化层21的表面，所述第一子开口61和所述第二子开口62构成所述第一开口(图中未标示)，此步骤不会对所述逻辑区120进行刻蚀操作。
66.进一步地，去除所述逻辑区120的表面上的所述图形化的掩模层50、所述控制栅材料层40、所述ono结构层23、所述浮栅材料层30及所述第一氧化层22以显露出所述逻辑区120的衬底10的表面。
67.请参考图4h及图5e，在所述第二子开口的内壁形成第二子侧墙72，且所述第二子侧墙72延伸覆盖所述第一子侧墙71的至少部分表面，所述第一子侧墙71和所述第二子侧墙72构成所述第一侧墙(图中未标示)，在本实施例中，在形成所述第二子侧墙72时，可以同时在所述逻辑区120的衬底10的表面上形成第三氧化层91，也可以分步在所述逻辑区120的衬底10的表面上形成第三氧化层91。进而，在所述第一开口内填充多晶硅以形成字线栅线80，在形成字线栅80的同时，在所述逻辑区120的衬底10上形成逻辑栅81，所述第三氧化层91作为栅氧化层。
68.请参考图4i及继续参考图5e，依次刻蚀所述存储区110的控制栅材料层40和所述图形化的浮栅材料层31以形成若干沿所述x方向排列且沿所述y方向延伸的第二开口63，所述第二开口63显露出所述鳍结构100及所述第二氧化层21的表面，在形成所述第二开口63后，所述第二开口63和所述字线栅线80之间剩余的所述图形化的浮栅材料层31作为一条所述浮栅线，每一条所述浮栅线均包括若干沿所述y方向排列的浮栅单元32，相邻的所述浮栅单元32之间具有间隙，且所述浮栅单元32横跨在所述鳍结构100上；所述第二开口63和所述所述字线栅线80之间剩余的所述控制栅材料层40作为一条所述控制栅线41，相邻的所述第二开口63之间的所述浮栅线、所述控制栅线41及所述字线栅线80构成一个所述栅极线组，此步骤不会对所述逻辑区120进行任何操作。
69.请参考图4j及继续参考图5e，在形成所述第二开口63之后，还包括在所述栅极线组的侧面形成第二侧墙90，以及在所述逻辑栅81的侧面形成第三侧墙92。
70.进一步地，在形成所述第二侧墙90之后，对所述第二开口63底部显露的鳍结构100进行离子注入，以在所述鳍结构100中形成若干沿所述x方向延伸且沿所述y方向排列的源极线和漏极线(图中未示出)，且所述源极线和所述漏极线间隔排列于若干所述鳍结构100中，即相邻的所述鳍结构100中分别为所述源极线和所述漏极线；并且对所述逻辑区120的衬底进行离子注入以在所述逻辑栅81两侧的衬底10中形成源区和漏区(图中未示出)。
71.综上，在本发明提供的闪存器件及其制备方法中，衬底包括存储区和逻辑区，在所述存储区的衬底上形成有若干沿x方向延伸且沿y方向排列的鳍结构；若干沿所述y方向延伸且沿所述x方向排列的栅极线组，位于所述存储区中，每个所述栅极线组均包括两条浮栅线、两条控制栅线及一条字线栅线，每一条所述浮栅线均包括若干沿所述y方向排列的浮栅
单元，相邻的所述浮栅单元之间具有间隙，且所述浮栅单元横跨在所述鳍结构上，所述控制栅线位于对应的所述浮栅线上，所述字线栅线位于两条所述浮栅线之间和两条所述控制栅线之间；若干沿所述x方向延伸且沿所述y方向排列的源极线和漏极线，所述源极线和所述漏极线间隔位于所述存储区的鳍结构中。本发明通过所述浮栅单元横跨在所述鳍结构上，所述鳍结构作为器件的沟道，增加所述浮栅单元与所述鳍结构的相对面积，能够增加所述浮栅单元对沟道的控制能力，减小沟道漏电流，提高闪存器件编程效率、且减小编程串扰，从而实现提高闪存器件的电性能。
72.上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。