一种无电容DRAM单元结构及制造方法

一种无电容dram单元结构及制造方法
技术领域
1.本发明涉及晶体管领域，特别一种无电容dram单元结构及制造方法。


背景技术：

2.传统的dram(dynamic random access memory动态随机存储器)单元由一个晶体管和一个电容器组成，但随着集成度的增加，电容结构持续微缩，电荷存储量持续降低，漏电过快，dram即将到达刷新频率极限。
3.于是出现了基于两个氧化物半导体igzo(氧化铟镓锌ingazno4)薄膜晶体管的2t0c(2transistor 0capacitor双晶体管无电容)dram单元，如图1所示，其中一个晶体管的漏极连接至另一个晶体管的栅极，利用栅电容存储电荷并改变晶体管跨导存储信息。
4.近年来，以铟镓锌氧化物(indium gallium zinc oxide-igzo)为沟道的2t0c存储器广受欢迎，这是因为基于igzo薄膜晶体管(thin film transistor-tft)的关态电流极小，用于2t0c的dram单元可以显著降低漏电速度。然而，现有的基于igzo tft的2t0c dram单元一般使用2个水平沟道的tft在同一平面上连接，占用面积较大，集成密度较低。
5.为此，提出本发明。


技术实现要素：

6.本发明的主要目的在于提供一种无电容dram单元结构及其制造方法，该结构中上下两个晶体管完全重叠，节约了单元面积，提高了集成密度，并且可以实现栅电极光刻板的复用，减少制造成本。
7.为了实现以上目的，本发明提供了以下技术方案。
8.本发明的第一方面提供了一种无电容dram单元结构，包括由下至上依次堆叠的：半导体衬底、第一隔离层、下部源漏层、下部有源区、下部栅介质层、下部栅电极层、第二隔离层、上部源漏层、上部有源区层、上部栅介质层、上部栅电极层；
9.其中，所述下部源漏层包括被第一凹槽间隔开的下部源极和下部漏极，所述第一凹槽底部与所述第一隔离层接触，所述下部有源区填充所述第一凹槽且覆盖所述下部源极和/或所述下部漏极的至少部分表面；
10.所述上部源漏层包括被第二凹槽间隔开的上部源极和上部漏极，所述第二凹槽底部与所述第二隔离层接触，所述上部有源区填充所述第二凹槽且覆盖所述上部源极和/或所述上部漏极的至少部分表面；所述下部栅电极层与所述上部源漏层通过设置于所述第二隔离层内的接触孔电连接。
11.本发明的第二方面提供了一种无电容dram单元结构的制造方法，包括：
12.提供半导体衬底；
13.在所述半导体衬底表面形成第一隔离层；
14.在所述第一隔离层表面形成被第一凹槽间隔开的下部源极和下部漏极，组成下部源漏层，并且所述第一凹槽底部与所述第一隔离层接触；
15.形成下部有源区以填充所述第一凹槽且覆盖所述下部源极和/或所述下部漏极的至少部分表面；
16.形成下部栅介质层覆盖所述下部有源区的表面；
17.在所述下部栅介质层的表面形成下部栅电极层；
18.形成第二隔离层覆盖所述下部栅电极层的表面；
19.在第二隔离层中刻蚀通孔，所述通孔贯穿至所述下部栅电极层的表面；
20.在所述第二隔离层表面形成被第二凹槽间隔开的上部源极和上部漏极，组成上部源漏层，所述通孔被同步填充形成接触孔，并且所述第二凹槽底部与所述第二隔离层接触；
21.形成上部有源区以填充所述第二凹槽且覆盖所述上部源极和/或所述上部漏极的至少部分表面；
22.形成上部栅介质层覆盖所述上部有源区的表面；
23.在所述上部栅介质层的表面形成上部栅电极层。
24.与现有技术相比，本发明达到了以下技术效果：
25.本发明采用上下两层垂直堆叠的晶体管组成dram单元，通过内部互联，无需电容，极大地减少了单元面积，提高了集成度；并且在制造时通过栅极光刻板的多次复用减少了工艺制造成本。
附图说明
26.通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。
27.图1为现有技术中双晶体管无电容动态随机存储器的结构示意图；
28.图2为本发明提供的无电容dram单元结构示意图；
29.图3至图10为本发明提供的制造方法中每步得到的结构示意图；
30.图11为本发明提供的存储单元结构的存储原理示意图；
具体实施方式
31.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
32.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
33.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
34.现有技术中的2t0c dram单元一般使用2个水平沟道的tft在同一平面上连接，占用面积较大，不利于提高集成密度。
35.为此，本发明提供了一种上下两层晶体管完全重叠的无电容dram单元结构，该结构从功能上可以分为由下至上的三部分区域：衬底、第一层晶体管和第二层晶体管，三个功能区之间分别通过第一隔离层和第二隔离层间隔开，同时上下两层晶体管又可以通过第二隔离层内设置的接触孔电连接，实现内部互连，具体结构如下。
36.如图2所示，一种无电容dram单元结构包括由下至上依次堆叠的：半导体衬底1、第一隔离层2、下部源漏层3、下部有源区4、下部栅介质层5、下部栅电极层6、第二隔离层7、上部源漏层9、上部有源区层10、上部栅介质层11、上部栅电极层12。
37.其中，所述下部源漏层3包括被第一凹槽间隔开的下部源极和下部漏极，所述第一凹槽底部与所述第一隔离层2接触，所述下部有源区4填充所述第一凹槽且覆盖所述下部源极和/或所述下部漏极的至少部分表面。
38.所述上部源漏层9包括被第二凹槽间隔开的上部源极和上部漏极，所述第二凹槽底部与所述第二隔离层7接触，所述上部有源区10填充所述第二凹槽且覆盖所述上部源极和/或所述上部漏极的至少部分表面；所述下部栅电极层6与所述上部源漏层9通过设置于所述第二隔离层内的接触孔8a电连接。
39.衬底1可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，例如绝缘体上硅(silicon-on-insulator，soi)、体硅(bulk silicon)、碳化硅、锗、锗硅、砷化镓或者绝缘体上锗、玻璃衬底、聚合物衬底等。
40.第一隔离层2和上部的第二隔离层7作为钝化材料，主要采用绝缘性好、高k介质的材料，例如典型的氧化硅、氮氧化硅、氧化铪、氧化铝等，优选氧化硅、氧化铪、氧化铝中的至少一种。第一隔离层2和第二隔离层7材料可以相同或不同。
41.下部源漏层3由源极和漏极组成，其可以采用钼、氮化钛和钨等典型的导体材料，可以掺入相应类型的n型或p型掺杂元素。上部源漏层9的选材与此相同。
42.上部栅介质层11和下部栅介质层5各自独立地优选采用氧化硅、氧化铪、氧化铝中的至少一种。
43.上部栅电极层12和下部栅电极层6可以采用与源漏极相同的材料，例如各自独立地采用钼、氮化钛和钨中的至少一种。
44.为了提高存储器的集成度，上层晶体管和下层晶体管优选尽可能完全重叠，实现这种目的方式之一是：所述下部有源区4、所述下部栅电极层6、所述上部有源区层10和所述上部栅电极层12共形。还可以进一步的，所述下部有源区4、所述下部栅电极层6、所述上部有源区层10和所述上部栅电极层12在所述半导体衬底上的投影位置相同。
45.同时为了减少漏电流提高电特性以及减少材料成本等，所述下部有源区4覆盖所述下部源极或所述下部漏极的至少部分表面；所述上部有源区4覆盖所述上部源极或所述上部漏极的至少部分表面。另外，所述下部有源区4和所述上部有源区10优选覆盖所述下部源漏层3和所述上部源漏层9的同一侧。在此基础上更进一步使所述上部源漏层9和所述下部源漏层3在所述半导体衬底上的投影位置相同，这样在制造时上部源漏层3和下部源漏层9可以采用一样的光刻板或掩膜版，降低工艺成本。
46.对于上下上层晶体管中的有源区(下部有源区、上部有源区)可以采用相同或不同
的材料，例如硅、锗等典型半导体材料。
47.上文所述本发明的无电容dram单元结构具有以下两方面突出的特点：
48.一是双层晶体管垂直完全堆叠，零电容连接，解决了平面沟道2t0c dram单元占用面积大的问题，提高了集成密度。
49.二是上层晶体管和下层晶体管通过位于第二隔离层内的接触孔互连，这样节省出一层电极的空间，更利于集成电路的微型化。
50.本发明上文所述的dram单元结构的工作原理如图11所示(图中晶体管的位置仅为了方便示意工作原理，并不代表实际位置布局)，第一层晶体管作为读取管，第二层晶体管作为写入管，前者的栅极与后者的漏极为同一电极，通过写入管改变读取管的栅电容中的电荷，进而影响读取管源漏之间的阻态，从而实现“0”和“1”的区分，具体原理如下。
51.写“1”过程，在读取管栅电极(即写入字线wwl)加正电压(大于阈值电压vth)使得写入管开启，在写入管源极(即写入位线wbl)加正电压向读取管栅电容(即存储节点)注入电荷。电荷注入后撤去写入管的栅极和源极电压，保存“1”状态；
52.读“1”过程，在读取管漏极加读取电压，由于栅电容中存有一定电荷，读取管处于较低阻态，获得较大的电流，再由外围电路放大识别后完成读取“1”过程；
53.写“0”过程，在读取管栅电极(即写入字线wwl)加正电压(大于阈值电压vth)使得写入管开启，在写入管源极(即写入位线wbl)加负电压向读取管栅电容(即存储节点)抽取电荷。电荷抽取后撤去写入管的栅极和源极电压，保存“0”状态；
54.读“0”过程，在读取管漏极加读取电压，由于栅电容中无电荷，读取管处于较高阻态，获得较小的电流，再由外围电路放大识别后完成读取“0”过程。
55.本发明还提供了制造上述种无电容dram单元结构的方法，该方法具有一个光刻板多次重复使用的特点，能降低工艺成本，结合图3至10，具体过程如下。
56.首先，提供半导体衬底1。在实际工艺中任选对半导体衬底进行预处理，例如清洁、抛光等。
57.其次，在衬底1表面形成第一隔离层2。依据第一隔离层2的材料类型选择合适的形成手段。以氧化硅为例，可采用pvd、ald、cvd等典型方法沉积，采用的前驱体类型不限。
58.接下来在所述第一隔离层2表面形成被第一凹槽间隔开的下部源极和下部漏极，组成下部源漏层3，并且所述第一凹槽底部与所述第一隔离层2接触。这可以采用掩膜板遮挡第一隔离层2将形成第一凹槽的区域，在非遮挡区沉积金属、氮化钛等导体材料，从而形成源极和漏极。或者直接现在第一隔离层2表面沉积或蒸镀、溅镀等设置一层导体材料，然后在预设第一凹槽的区域刻蚀，形成第一凹槽。或者采用其他可行的手段，本发明对此不做特别限制。
59.之后形成下部有源区4以填充所述第一凹槽且覆盖所述下部源极和/或所述下部漏极的至少部分表面。有源区的形成手段包括但不限于pvd、ald、cvd等典型方法。通常下部有源区比源漏极的厚度明显薄，因此，其通常仅填充了第一凹槽的部分高度，如图所示。同时下部有源区4并不需要覆盖漏极和源极的所有表面，因此需借助光刻板生长，该光刻板还可用于后续下部栅电极层、上部有源区和上部栅电极层的生长，实现一板多用的效果。
60.接下来形成下部栅介质层5覆盖所述下部有源区4的表面。形成手段包括但不限于pvd、ald、cvd等典型方法。需要注意的是，为了防止漏电流等问题，下部栅介质层5不仅要覆
盖下部有源区4的表面，还需覆盖裸露的下部源极和下部漏极的表面。
61.之后在所述下部栅介质层5的表面形成下部栅电极层6。这一步可参照下部有源区的形成，采用相同的光刻板。为了达到上下两层晶体管完全重叠的效果，下部栅电极层6所选择的位置优选与下部有源区4在衬底1上的投影位置相同。
62.接下来形成第二隔离层7覆盖所述下部栅电极层6的表面。第二隔离层7优选采用大面积衬底的方法，以将下部栅电极层、栅介质层完全覆盖，同时厚度较大。
63.形成第二隔离层7之后，在其中刻蚀通孔8，所述通孔8贯穿至所述下部栅电极层的表面。该通孔8作为上下两层晶体管连接的通道，其尺寸可任意调整。
64.之后在所述第二隔离层7表面形成被第二凹槽间隔开的上部源极和上部漏极，组成上部源漏层9，所述通孔8被同步填充形成接触孔8a，并且所述第二凹槽底部与所述第二隔离层7接触。这一步要同步完全通孔的填充以及上部源漏层9的形成。在实际工艺中，若通孔较深，为保证通孔完全填充，可能会导致源漏极材料沉积厚度过大，此时可以回刻材料至源漏极厚度合适。第二凹槽的形成方法可以参照第一凹槽。
65.然后形成上部有源区10以填充所述第二凹槽且覆盖所述上部源极和/或所述上部漏极的至少部分表面。这一步可采用下部有源区10的光刻板，以具有相同的形状，同时降低工艺成本。
66.接下来形成上部栅介质层11覆盖所述上部有源区10的表面，参照下部栅介质层5的形成过程。
67.之后在所述上部栅介质层11的表面形成上部栅电极层12，参照下部栅电极层6的形成过程。
68.最后进行必要的后续工艺，例如引出电极、封装等。
69.在上述制造方法中，在形成下部有源区4、所述下部栅电极层6、所述上部有源区层10和所述上部栅电极层12时采用相同光刻板，这极大降低了工艺成本。另外，下部源漏层3和上部源漏层9也可以采用相同的光刻板。
70.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。