一种半导体器件及其制备方法与流程

1.本发明总体上涉及电子器件，并且更具体的，涉及一种半导体器件及其制备方法。


背景技术：

2.目前，在三维存储器中，通常在两条栅线缝隙(gate line slit,gls)之间(一个块结构)设置9列沟道结构，这9列沟道结构对应于一个顶部选择栅极(top select gate,tsg)，因此简称为“9孔沟道阵列”。在9孔沟道阵列中，顶部选择栅极被1条顶部选择栅切线(top select gate cut,tsg cut)分割为两部分，且顶部选择栅切线一般由绝缘的氧化物材料形成。在一个块结构中，一条位线连接位于顶部选择栅切线两边的两个沟道结构，通过分别控制所述两部分顶部选择栅极可以选定其中一个沟道结构，进而可以实现每个沟道结构的存储功能。
3.两条栅线缝隙可以界定一个块结构，通过增加多条栅线缝隙来增加块结构的数量是一种常见的提高存储容量的方法，而如何进一步提高存储容量是亟待解决的问题。


技术实现要素：

4.本发明的目的在于提供一种半导体器件及其制备方法，旨在增加一个块结构中的沟道结构和顶部选择栅切线的数量，从而提高存储容量。
5.一方面，本发明提供一种半导体器件，包括：
6.衬底；
7.设于所述衬底上的堆栈，所述堆栈包括交替堆叠的层间绝缘层和栅极层；
8.多个沟道结构，垂直贯穿所述堆栈；
9.至少两条第一栅线缝隙，垂直贯穿所述堆栈且沿平行于所述衬底的横向方向延伸；
10.多条顶部选择栅切线，位于相邻两条所述第一栅线缝隙之间且在所述横向方向延伸。
11.进一步优选的，还包括垂直贯穿所述堆栈，且位于相邻两条所述第一栅线缝隙之间的一个或多个第二栅线缝隙。
12.进一步优选的，所述多条顶部选择栅切线将相邻两条所述第一栅线缝隙之间的所述沟道结构分成多个存储区，所述第二栅线缝隙位于相邻两个所述存储区之间。
13.进一步优选的，所述多个第二栅线缝隙沿所述顶部选择栅切线排成一列，每个所述第二栅线缝隙到相邻两条所述第一栅线缝隙的距离相等。
14.进一步优选的，所述多个第二栅线缝隙沿所述顶部选择栅切线排成多列，相邻两列所述第二栅线缝隙在所述横向方向交错分布。
15.进一步优选的，相邻两列所述第二栅线缝隙之间间隔两个所述存储区，每条所述第一栅线缝隙与相邻的一列所述第二栅线缝隙之间间隔两个所述存储区。
16.进一步优选的，同一列所述第二栅线缝隙中的多个第二栅线缝隙沿所述横向方向
间隔排列。
17.进一步优选的，相邻两个所述存储区之间具有间隔区，每条所述顶部选择栅切线位于一个所述间隔区，每个所述第二栅线缝隙位于一个所述间隔区。
18.进一步优选的，所述半导体器件在平行于所述衬底的纵向方向上划分为多个块结构，所述块结构在所述纵向方向上划分为多个指状结构，至少一条所述第一栅线缝隙位于同一所述块结构中的相邻所述指状结构之间。
19.进一步优选的，所述第一栅线缝隙包括垂直贯穿所述堆栈且在所述横向方向延伸的第一栅线切口，以及依次填充在所述第一栅线切口中的绝缘层和导电层。
20.进一步优选的，所述第二栅线缝隙包括垂直贯穿所述堆栈的第二栅线切口，以及依次填充在所述第二栅线切口中的绝缘层和导体层。
21.进一步优选的，所述第二栅线缝隙包括垂直贯穿所述堆栈的第二栅线切口，以及填充在所述第二栅线切口中的绝缘层。
22.另一方面，本发明提供一种半导体器件的制备方法，包括：
23.提供衬底；
24.形成位于所述衬底上的堆栈，所述堆栈包括交替堆叠的层间绝缘层和层间牺牲层；
25.形成多个沟道结构，所述多个沟道结构垂直贯穿所述堆栈；
26.形成至少两条第一栅线切口，所述至少两条第一栅线切口垂直贯穿所述堆栈且沿平行于所述衬底的横向方向延伸；
27.将所述层间牺牲层置换为栅极层；
28.形成多条顶部选择栅切线；
29.其中，所述多条顶部选择栅切线位于相邻两条所述第一栅线切口之间且在所述横向方向延伸。
30.进一步优选的，所述形成至少两条第一栅线切口的步骤，还包括：形成一个或多个第二栅线切口，所述第二栅线切口垂直贯穿所述堆栈且位于相邻两条所述第一栅线切口之间。
31.进一步优选的，所述将所述层间牺牲层置换为栅极层的步骤，包括：通过所述第一栅线切口和所述第二栅线切口将所述层间牺牲层置换为栅极层。
32.进一步优选的，所述多条顶部选择栅切线将相邻两条所述第一栅线切口之间的所述沟道结构分成多个存储区，所述第二栅线切口位于相邻两个所述存储区之间。
33.进一步优选的，所述多个第二栅线切口沿所述顶部选择栅切线排成一列，每个所述第二栅线切口到相邻两条所述第一栅线切口的距离相等。
34.进一步优选的，所述形成多条顶部选择栅切线的步骤，操作于所述通过所述第一栅线切口和所述第二栅线切口将所述层间牺牲层置换为栅极层的步骤之后；其中，所述顶部选择栅切线还切割部分所述第二栅线切口。
35.进一步优选的，所述多个第二栅线切口沿所述顶部选择栅切线排成多列，相邻两列所述第二栅线切口在所述横向方向交错分布。
36.进一步优选的，相邻两列所述第二栅线切口之间间隔两个所述存储区，每条所述第一栅线切口与相邻的一列所述第二栅线切口之间间隔两个所述存储区。
37.进一步优选的，同一列所述第二栅线切口中的多个第二栅线切口沿所述横向方向间隔排列。
38.进一步优选的，所述形成多条顶部选择栅切线的步骤，操作于所述形成至少两条第一栅线切口的步骤之前；其中，所述第二栅线切口还贯穿所述顶部选择栅切线。
39.进一步优选的，所述半导体器件在平行于所述衬底的纵向方向上划分为多个块结构，所述块结构在所述纵向方向上划分为多个指状结构，至少一条所述第一栅线切口位于同一所述块结构中的相邻所述指状结构之间。
40.进一步优选的，所述通过所述第一栅线切口和所述第二栅线切口将所述层间牺牲层置换为栅极层的步骤之后，还包括：在所述第一栅线切口和第二栅线切口中依次填充绝缘层和导电层，以形成第一栅线缝隙和第二栅线缝隙。
41.进一步优选的，所述通过所述第一栅线切口和所述第二栅线切口将所述层间牺牲层置换为栅极层的步骤之后，还包括：在所述第一栅线切口中依次填充绝缘层和导电层，且在所述第二栅线切口中填充所述绝缘层，以形成第一栅线缝隙和第二栅线缝隙。
42.本发明的有益效果是：提供一种半导体器件及其制备方法，包括垂直贯穿堆栈的多个沟道结构，垂直贯穿所述堆栈且在平行于所述衬底的横向方向延伸的至少两条第一栅线缝隙，以及位于相邻两条所述第一栅线缝隙之间且在所述横向方向延伸的多条顶部选择栅切线。相邻两条所述第一栅线缝隙之间的多条顶部选择栅切线可以将所述多个沟道结构的顶部选择栅极隔开成多个部分，通过控制不同部分的顶部选择栅极可以实现每个沟道结构的存储功能，因此本发明可以同时增加沟道结构的列数和顶部选择栅切线的条数来提高存储容量。
附图说明
43.下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
44.图1是现有技术提供的半导体器件的俯视结构示意图；
45.图2是本发明第一实施例提供的半导体器件的俯视结构示意图；
46.图3是现有技术提供的另一种半导体器件的俯视结构示意图；
47.图4是本发明第二实施例提供的半导体器件的俯视结构示意图；
48.图5是本发明第三实施例提供的半导体器件的俯视结构示意图；
49.图6是本发明第四实施例提供的半导体器件的俯视结构示意图；
50.图7是本发明第四实施例的变形例提供的半导体器件的俯视结构示意图；
51.图8是本发明第五实施例提供的半导体器件的制备方法的流程示意图；
52.图9a-9b是本发明第五实施例提供的半导体器件在制备过程中的俯视结构示意图；
53.图10是本发明第六实施例提供的半导体器件的制备方法的流程示意图；
54.图11a-11c是本发明第六实施例提供的半导体器件在制备过程中的俯视结构示意图。
具体实施方式
55.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
56.应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。
57.应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。
58.如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和触点层(其中形成有触点、互连线和/或垂直互连访问(via))以及一个或多个电介质层。
59.如本文所使用的，术语“半导体器件”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直”是指垂直于衬底；术语“横向”是指平行于衬底的方向，用“x”表示，术语“列”的方向与“x”方向平行；术语“纵向”是指平行于衬底的方向，用“y”表示，“y”方向与“x”方向垂直。
60.需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。
61.请参阅图1，图1是现有技术提供的半导体器件的俯视结构示意图。该半导体器件包括在横向(x)方向延伸的多条栅线缝隙(gate line slit,gls)10，相邻两条栅线缝隙10之间的沟道结构21组成一个块结构20，且一个块结构20中具有在横向(x)方向延伸的一条顶部选择栅切线(top select gate cut,tsg cut)22，所述顶部选择栅切线22将所述块结构20分为两个存储区20a，因此一个存储区20a的顶部选择栅极可单独控制。当一条位线30被选中，一个存储区20a中的顶部选择管打开，就可以选中这个存储区20a中所述位线30连接的沟道结构21；当选中一层字线时，就可以选中该沟道结构21中的一个存储单元，进而可以实现单个存储单元的存储功能。
62.其中，一个块结构20中有九列沟道结构(“列”的方向与x平行)，最中间一列沟道结构的位置由于存在顶部选择栅切线22而被牺牲掉。在一个块结构20中，一条位线30连接两个沟道结构21，而这两个沟道结构21的顶部选择栅极被顶部选择栅切线22隔开。
63.请参阅图2，图2是本发明第一实施例提供的半导体器件的俯视结构示意图。该半导体器件100包括衬底和位于所述衬底上由层间绝缘层和栅极层(由层间牺牲层置换而成)交替堆叠而成的堆栈(图中未示出)，垂直贯穿所述堆栈的多个沟道结构101，垂直贯穿所述堆栈且在横向(x)延伸的至少两条第一栅线缝隙102(相邻两条第一栅线缝隙102界定一个块结构104)，位于相邻两条第一栅线缝隙102之间且在所述横向(x)延伸的多条顶部选择栅切线103，所述多条顶部选择栅切线103将相邻两条第一栅线缝隙102之间块结构104分成多个存储区104a。其中，所述堆栈顶部的栅极层可以作为顶部选择栅极，所述顶部选择栅切线103将所述顶部选择栅极隔开成多个部分，从而能够对被隔开的不同顶部选择栅极单独控制。
64.在本实施例中，该半导体器件100被多条第一栅线缝隙102在平行于所述衬底的纵向(y)方向上划分为多个块结构104，即在y方向排列多个块结构104。在一些实施例中，块结构104在所述纵向(y)方向还被多条第一栅线缝隙102划分为多个指状结构(图中未示出)，至少一条所述第一栅线缝隙102位于同一块结构104内的相邻指状结构之间。
65.在本实施例中，第一栅线缝隙102是划分块结构104的栅线缝隙，该第一栅线缝隙102是连续延伸的，因此本实施例中的块结构104与前面所说的包括多个指状结构的块结构是不同的。从沟道结构的排布来看，相比于现有技术，半导体器件100是将图1中的中间一条栅线缝隙10换成了图2中的中间一条顶部选择栅切线103，也就是说图1中的两个块结构20变成了图2中的一个块结构104。可以理解的是，由于顶部选择栅切线只需要切割顶部选择栅极，所以制备顶部选择栅切线的工艺比制备栅线缝隙的工艺要简单很多。另外，理论上图2中间一条顶部选择栅切线103牺牲掉的一列沟道结构，相对于图1中间一条栅线缝隙10的宽度更窄，因此半导体器件100从整个芯片的角度来看，可以增加存储密度。
66.从一个块结构来看，现有技术提供的图1中一个块结构20中只有一条顶部选择栅切线22，一个块结构20中只有8列存储沟道结构，而本实施例提供的半导体器件100能够在一个块结构104中，在y方向增加更多列沟道结构，并在一个块结构104中随之增加多条(大于等于2)顶部选择栅切线103，以将块结构104分成多个(大于2)存储区104a，以使每个存储区104a中的沟道结构101都可以单独控制，因此可以提高存储容量。
67.请参阅图3，图3是现有技术提供的另一种半导体器件的俯视结构示意图，该半导体器件与图1相同的结构标号表示相同的结构，该半导体器件的一个块结构20中只有一条顶部选择栅切线22，相比于图1的现有技术，在一个存储区20a中，增加了2列沟道结构21进而提高了存储容量，但是图3的半导体器件因此也增加了位线30的数量，使位线30之间的间距变小。
68.相比于现有技术提供的图3中的半导体器件，本发明第一实施例提供的半导体器件100在y方向增加沟道结构的同时不需要增加位线105的数量，也不需要减小位线105之间的间距就可以提高存储容量。
69.请参阅图4，图4是本发明第二实施例提供的半导体器件的俯视结构示意图。该半导体器件200包括在横向(x)延伸的至少两条第一栅线缝隙202，以及位于相邻两条第一栅线缝隙202之间的沟道结构201和多条顶部选择栅切线203，所述顶部选择栅切线203在横向(x)延伸且将块结构204分成多个存储区204a。该半导体器件200与图2中的半导体器件100的区别在于，多个存储区204a之间具有间隔区204b，也就是说各存储区204a之间不存在一
列沟道结构。因此第二实施例提供的半导体器件200不会在顶部选择栅切线203的位置牺牲掉一列沟道结构，不会浪费沟道结构。而且此间隔区204b只需要容纳一条顶部选择栅切线203，相比于容纳一列沟道结构的宽度更小，从而可以提高存储密度。
70.请参阅图5，图5是本发明第三实施例提供的半导体器件的俯视结构示意图。该半导体器件300与第二实施例一样，包括沟道结构301、第一栅线缝隙302，以及将块结构304分成多个存储区304a的顶部选择栅切线303。该半导体器件300还包括垂直贯穿堆栈且位于相邻两条第一栅线缝隙302之间的一个或多个第二栅线缝隙305。其中，第二栅线缝隙305的形状可以为圆形、矩形或其他合适的形状。第二栅线缝隙305的尺寸可以根据实际需要确定。由于随着顶部选择栅切线303和存储区304a的增加，相邻两条第一栅线缝隙302之间的宽度更大，通过第一栅线缝隙302将堆栈中的层间牺牲层置换成栅极层的难度越大，因此位于块结构304中的第二栅线缝隙305能够与第一栅线缝隙302一起将所述层间牺牲层置换为栅极层，以降低工艺难度。
71.优选的，所述第二栅线缝隙305位于相邻两个存储区304a之间，由于所述顶部选择栅切线303也是位于相邻两个存储区304a之间的，所以第二栅线缝隙305与所述顶部选择栅切线303具有重合部分，这样可以节省空间，以免第二栅线缝隙305在其他位置而另外占据其他空间，从而可以提高存储密度。
72.进一步优选的，多个第二栅线缝隙305沿所述顶部选择栅切线303排成一列，且一列中多个第二栅线缝隙305沿横向(x)间隔排列。每个第二栅线缝隙305到相邻两条所述第一栅线缝隙302的距离相等，由此刻蚀层间牺牲层的刻蚀液和沉积栅极层的材料能够均匀分布，以进一步降低置换工艺的难度和提高上述置换工艺的效果。其中，要使第二栅线缝隙305位于相邻两个存储区304a之间，且到两条所述第一栅线缝隙302的距离相等，也就是要使顶部选择栅切线303位于块结构304的正中间，那么该存储区304a数量则为偶数。
73.在一些实施例中，该存储区304a的数量可以为奇数，那么顶部选择栅切线303的数量则为偶数。若要使第二栅线缝隙305位于相邻两个所述存储区304a之间，且与所述顶部选择栅切线303具有重合部分，则第二栅线缝隙305到相邻两条所述第一栅线缝隙302的距离不会相等。优选的，第二栅线缝隙305可以沿最中间的两条顶部选择栅切线303其中的一条排列，也可以分布在最中间的两条顶部选择栅切线303上。
74.优选的，多个存储区304a之间具有间隔区304b，每条顶部选择栅切线303位于一个所述间隔区304b，第二栅线缝隙305也位于所述间隔区304b。进一步优选的，第二栅线缝隙305还占据相邻的部分所述存储区304a，所述存储区304a被所述第二栅线缝隙305占据的部分不具有所述沟道结构301，因此第二栅线缝隙305不与沟道结构301重合。
75.在本实施例中，第一栅线缝隙302包括垂直贯穿所述堆栈且在所述横向(x)方向延伸的第一栅线切口，以及由外向内层叠设置在所述第一栅线切口中的绝缘层和导电层(图中未示出)。第二栅线缝隙305可以包括垂直贯穿所述堆栈且位于相邻两条所述第一栅线缝隙302之间的一个或多个第二栅线切口，以及依次填充在所述第二栅线切口中的绝缘层和导体层。在一些实施例中，第二栅线缝隙305可以包括垂直贯穿所述堆栈且位于相邻两条所述第一栅线缝隙302之间的一个或多个第二栅线切口，以及填充在所述第二栅线切口中的绝缘层。
76.请参阅图6，图6是本发明第四实施例提供的半导体器件的俯视结构示意图。该半
导体器件400与图5中的半导体器件300相同，包括沟道结构401、第一栅线缝隙402，将块结构404分成多个存储区404a的顶部选择栅切线403，以及垂直贯穿堆栈且位于相邻两条第一栅线缝隙402之间的一个或多个第二栅线缝隙405。
77.第四实施例与第三实施例的区别在于，该半导体器件400中，多个第二栅线缝隙405沿所述顶部选择栅切线403排成多列，这样在块结构404的宽度更大的情况下，有利于将层间牺牲层置换成栅极层。优选的，相邻两列第二栅线缝隙405在所述横向(x)交错分布，也就是说多个第二栅线缝隙405在y方向不对齐，以使多个第二栅线缝隙405在块结构404中均匀分布。其中，同一列第二栅线缝隙405中的多个第二栅线缝隙沿横向(x)间隔排列。
78.可以理解的是，图6中一个块结构404中具有5条顶部选择栅切线403和6个存储区404a，以及2列第二栅线缝隙405。从左往右的第1列第二栅线缝隙405只显示出两个第二栅线缝隙405，第2列第二栅线缝隙只显示出一个第二栅线缝隙405。每列第二栅线缝隙405在横向(x)的数量是根据沟道结构401在横向(x)的数量决定的，也就是说若存储区404a在横向(x)延伸的范围更大，每列第二栅线缝隙405中的第二栅线缝隙405的数量也更多。
79.在本实施例中，相邻两列所述第二栅线缝隙405之间间隔两个所述存储区404a，每条所述第一栅线缝隙402与相邻的一列所述第二栅线缝隙405之间间隔两个所述存储区404a。若顶部选择栅切线403的制备在层间牺牲层置换工艺之前，则顶部选择栅切线403会影响各存储区404a的顶部牺牲层的刻蚀。而由于第一栅线缝隙402和第二栅线缝隙405都位于相邻两个存储区404a之间，因此一条第一栅线缝隙402可以将左右两边的存储区404a中的层间牺牲层置换为栅极层，一列第二栅线缝隙405也可以将左右两边的存储区404a中的层间牺牲层置换为栅极层，所以一条第一栅线缝隙402与相邻的一列第二栅线缝隙405可以相隔两个存储区404a，相邻两列第二栅线缝隙405之间也可以相隔两个存储区404a，即相邻两列第二栅线缝隙405之间间隔一条顶部选择栅切线403。
80.请参阅图7，图7是本发明第四实施例的变形例提供的半导体器件的俯视结构示意图。与第四实施例的区别在于，所述块结构404中具有9条顶部选择栅切线403和10个存储区404a，以及4列第二栅线缝隙405。
81.本发明第四实施例提供的半导体器件400，具有沿顶部选择栅切线403分布的多列第二栅线缝隙405，使沟道结构401在y方向有更好的扩展性。也就是说可以在不影响层间牺牲层置换成栅极层工艺的情况下，在y方向增加更多的沟道结构401和顶部选择栅切线403以提高存储容量。
82.请参阅图8，图8是本发明第五实施例提供的半导体器件的制备方法的流程示意图。请同时参阅图9a-9b，图9a-9b是本发明第五实施例提供的半导体器件在制备过程中的俯视结构示意图。该制备方法包括以下步骤s1-s5，该步骤s1-s5可以用于形成上述图5中的半导体器件300，因此图9a-9b沿用图5的结构标号。
83.首先请参见图8中的步骤s1-s2和图9a。
84.步骤s1：提供衬底，形成位于所述衬底上的堆栈，所述堆栈包括交替堆叠的层间绝缘层和层间牺牲层。
85.步骤s2：形成多个沟道结构301，所述多个沟道结构301垂直贯穿所述堆栈。
86.由于图9a是俯视结构示意图，所以没有显示出堆栈的具体结构，形成所述堆栈的步骤s1与现有技术相同。形成所述多个沟道结构301的步骤s2包括：采用光刻工艺在垂直方
向刻蚀所述堆栈以形成多个存储区304a，并预留出位于相邻两个所述存储区304a之间的间隔区304b。在本实施例中，在刻蚀堆栈形成沟道结构301的步骤中，还可以预留出一个或多个第二栅线缝隙形成区304c，所述第二栅线缝隙形成区304c位于所述间隔区304b且同时占据相邻两个存储区304a的各一部分，所述第二栅线缝隙形成区304c不具有所述沟道结构301，每个所述间隔区304b用于形成一条顶部选择栅切线。
87.参见图8中的步骤s3和图9b。
88.步骤s3：形成垂直贯穿所述堆栈，且沿平行于所述衬底的横向(x)方向延伸的至少两条第一栅线切口3021和位于相邻两条所述第一栅线切口3021之间的一个或多个第二栅线切口3051。
89.具体的，可以利用掩模版，刻蚀堆栈形成在横向(x)延伸的至少两条第一栅线切口3021，以将多个沟道结构301分成多个块结构304(图9b只显示出一个块结构304)，同时在所述第二栅线缝隙形成区304c刻蚀所述堆栈形成第二栅线切口3051，所述第二栅线切口3051位于相邻两个所述存储区304a之间。
90.请参见图8中的步骤s4。
91.步骤s4：通过所述第一栅线切口3021和所述第二栅线切口3051将所述层间牺牲层置换为栅极层。
92.具体的，由于层间绝缘层和层间牺牲层具有不同的刻蚀选择性，可以采用湿法刻蚀，将刻蚀液从所述第一栅线切口3021和第二栅线切口3051倒进去，由于第一栅线切口3021和第二栅线切口3051是贯穿整个堆栈的，而且第一栅线切口3021和第二栅线切口3051是均匀分布的，所以每个层间牺牲层都会被刻蚀，最后从第一栅线切口3021和第二栅线切口3051倒进金属材料以在层间牺牲层的位置形成栅极层。
93.请参见图8中的步骤s5、图9b和图5。
94.步骤s5：形成多条顶部选择栅切线303，所述多条顶部选择栅切线303位于相邻两条所述第一栅线切口3021之间且在所述横向(x)方向延伸。
95.在本实施例中，在每个间隔区304b刻蚀所述堆栈的顶部选择栅极形成一条顶部选择栅切线303，形成的多条顶部选择栅切线303将相邻两条所述第一栅线切口3021之间的沟道结构301划分为多个存储区304a。由于第二栅线切口3051贯穿整个堆栈，后形成的顶部选择栅切线303则切割部分第二栅线切口3051。
96.在本实施例中，步骤s4之后该制备方法还包括：在所述第一栅线切口3021和所述第二栅线切口3051中由外向内依次填充绝缘层和导电层，以形成第一栅线缝隙302和第二栅线缝隙305，所述第一栅线缝隙302和第二栅线缝隙305可以作为阵列共源极(array common source,acs)。
97.在一些实施例中，步骤s4之后该制备方法也可以包括：在所述第一栅线切口3021中由外向内依次填充绝缘层和导电层以形成第一栅线缝隙302，而在所述第二栅线切口3051中只填充绝缘材料以形成第二栅线缝隙305。
98.本发明第五实施例提供的半导体器件300的制备方法，先形成第一栅线切口3021和第二栅线切口3051以便于将层间牺牲层置换为栅极层，后形成的顶部选择栅切线303就不会对置换工艺造成影响，而且不需要太多第二栅线切口3051也可以正常进行置换工艺，因此可以减少第二栅线切口3051的数量，因而第二栅线切口3051造成的沟道结构密度的损
失非常低。
99.请参阅图10，图10是本发明第六实施例提供的半导体器件的制备方法的流程示意图。请同时参阅图11a-11c，图11a-11c是本发明第六实施例提供的半导体器件在制备过程中的俯视结构示意图。该制备方法包括以下步骤s100-s500，该步骤s100-s500可以用于形成上述图6中的半导体器件400，因此图11a-11c沿用图6的结构标号。
100.首先请参见图10中的步骤s100-s200和图11a。
101.步骤s100：提供衬底，形成位于所述衬底上的堆栈，所述堆栈包括交替堆叠的层间绝缘层和层间牺牲层。
102.步骤s200：形成多个沟道结构401，所述多个沟道结构401垂直贯穿所述堆栈。
103.其中，步骤s100的具体制备方法与第五实施例中的步骤s1相同，步骤s200的具体制备方法与第五实施例中的步骤s2相同，从而形成如图11a所示的一个块结构404中的多个存储区404a，以及位于相邻两个所述存储区404a之间的间隔区404b和一个或多个第二栅线缝隙形成区404c。
104.请参阅图10中的步骤s300和图11b。
105.步骤s300：形成在所述横向(x)方向延伸的多条顶部选择栅切线403。
106.具体的，该步骤s300与第四实施例中的步骤s5相同，也就是在间隔区404b刻蚀所述堆栈的顶部选择栅极形成对应的顶部选择栅切槽，然后在所述顶部选择栅切槽中沉积绝缘材料以形成分隔所述顶部选择栅极的顶部选择栅切线403，使每个存储区404a中的顶部选择栅切线可以单独控制。
107.请参阅图10中的步骤s400和图11c。
108.步骤s400：形成垂直贯穿所述堆栈，且沿平行于所述衬底的横向(x)方向延伸的至少两条第一栅线切口4021和位于相邻两条所述第一栅线切口4021之间的一个或多个第二栅线切口4051，所述多条顶部选择栅切线403位于相邻两条所述第一栅线切口4021之间。
109.该步骤s400与第五实施例中的步骤s3的制备方法相同，从而在一个块结构404的两边形成两条第一栅线切口4021，同时在所述第二栅线缝隙形成区404c刻蚀所述堆栈形成第二栅线切口4051。其中，后形成的多个第二栅线切口4051还贯穿先形成的顶部选择栅切线403，且多条顶部选择栅切线403位于相邻两条所述第一栅线切口4021之间。
110.请参见图10中的步骤s500。
111.步骤s500：通过所述第一栅线切口4021和所述第二栅线切口4051将所述层间牺牲层置换为栅极层。
112.该步骤s500与第五实施例中的步骤s4的制备方法相同，在此不再赘述。与第五实施例一样，步骤s500之后该制备方法也包括在第一栅线切口4021和第二栅线切口4051中填充材料，填充的材料如第五实施例所述，填充后形成如图6所示的第一栅线缝隙402和第二栅线缝隙405。
113.本发明第六实施例提供的半导体器件400的制备方法，由于间隔一条顶部选择栅切线403就有一列第二栅线切口4051或者有一条第一栅线切口4021，即使顶部选择栅切线403形成在刻蚀层间牺牲层形成栅极层的步骤之前，也不会阻挡任何一个存储区404a中层间牺牲层的刻蚀和置换，因此这种特殊的第二栅线切口4051的排布使该制备方法可以不需要先形成第一栅线切口4021和第二栅线切口4051，也就是说先形成顶部选择栅切线403也
不会对置换工艺造成影响。
114.以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。