半导体结构及其制备方法与流程

1.本技术涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。


背景技术：

2.随着集成电路技术的发展，出现了嵌入式闪存（embedded flash memory，e-flash）技术，嵌入式闪存具有工作速度快、单元面积小、集成度高、可靠性好等优点，嵌入式闪存通常可以内嵌各种嵌入式芯片之中，嵌入式芯片可以包括汽车中的微控制器（micro controller unit，mcu）芯片，用户识别（ subscriber identity module，sim）芯片、银行卡芯片等等。
3.传统技术中，嵌入式闪存通常包括多个闪存单元（cell），每个闪存单元包括一个选择栅晶体管（select gate transistor）和一个控制栅晶体管（control gate transistor），通过选择栅晶体管可以选定或者取消选定固定地址的闪存单元进行操作，控制栅晶体管即通常意义上存储“0/1”的单元，将选择栅晶体管与控制栅晶体管串联，并通过对选择栅晶体管以及控制栅晶体管设置不同的偏压，可以实现对任意一个闪存单元的读取。然而，传统技术中，在对闪存单元进行读操作时，选择栅晶体管的读功耗较大（约为200ua/mhz），存在读取速度较慢的问题。


技术实现要素：

4.基于此，有必要针对现有技术中读取速度较慢的问题提供一种半导体结构及其制备方法。
5.为了实现上述目的，一方面，本发明提供了一种半导体结构，所述半导体结构包括：衬底，所述衬底具有选择栅区域及控制栅区域；第一栅氧化层，位于所述选择栅区域的上表面；第二栅氧化层，位于所述控制栅区域的上表面；所述第二栅氧化层的厚度大于所述第一栅氧化层的厚度；选择栅极结构，位于所述第一栅氧化层的上表面；控制栅极结构，位于所述第二栅氧化层的上表面。
6.在其中一个实施例中，所述第一栅氧化层的厚度为30埃~90埃，所述第二栅氧化层的厚度为60埃~120埃。
7.在其中一个实施例中，所述选择栅极结构包括：第一浮栅，位于所述第一栅氧化层的上表面；选择栅，位于所述第一浮栅上，且与所述第一浮栅相接触；所述控制栅极结构包括：第二浮栅，位于所述第二栅氧化层的上表面；第一栅间介质层，位于所述第二浮栅的上表面；控制栅，位于所述第一栅间介质层的上表面。
8.在其中一个实施例中，所述选择栅极结构还包括第二栅间介质层，位于所述第一
浮栅的上表面，所述第二栅间介质层内形成有开口，所述开口至少暴露出所述第一浮栅；所述选择栅位于所述第二栅间介质层的上表面，并填满所述开口。
9.在其中一个实施例中，所述半导体结构还包括：源区，位于所述衬底内，且位于所述控制栅极结构远离所述选择栅极结构的一侧；漏区，位于所述衬底内，且位于所述选择栅极结构远离所述控制栅极结构的一侧。
10.本发明的半导体结构，包括：衬底，所述衬底具有选择栅区域及控制栅区域；第一栅氧化层，位于所述选择栅区域的上表面；第二栅氧化层，位于所述控制栅区域的上表面；所述第二栅氧化层的厚度大于所述第一栅氧化层的厚度；选择栅极结构，位于所述第一栅氧化层的上表面；控制栅极结构，位于所述第二栅氧化层的上表面。由于减薄了所述第一栅氧化层的厚度，能够降低选择栅晶体管的阈值电压，从而读操作时的电压切换较小，使得读操作功耗变小，从而能够提高读速度。
11.本发明还提供了一种半导体结构的制备方法，包括如下步骤：提供衬底，所述衬底具有选择栅区域及控制栅区域；于所述选择栅区域的上表面形成第一栅氧化层，并于所述控制栅区域的上表面形成第二栅氧化层；所述第一栅氧化层的厚度小于所述第二栅氧化层的厚度；于所述第一栅氧化层的上表面形成选择栅极结构，并于所述第二栅氧化层的上表面形成控制栅极结构。
12.在其中一个实施例中，所述于所述选择栅区域的上表面形成第一栅氧化层，并于所述控制栅区域的上表面形成第二栅氧化层，包括：于所述控制栅区域的上表面形成第一氧化层；于所述第一氧化层的上表面及所述选择栅区域的上表面形成第二氧化层；位于所述选择栅区域的所述第二氧化层作为所述第一栅氧化层；位于所述控制栅区域的所述第二氧化层与所述第一氧化层共同构成所述第二栅氧化层。
13.在其中一个实施例中，所述于所述控制栅区域的上表面形成第一氧化层，包括：于所述衬底的上表面形成氧化材料层，所述氧化材料层覆盖所述控制栅区域的上表面及所述选择栅区域的上表面；去除所述控制栅区域之外的氧化材料层，保留于所述控制栅区域的氧化材料层即为所述第一氧化层。
14.在其中一个实施例中，所述于所述第一栅氧化层的上表面形成选择栅极结构，并于所述第二栅氧化层的上表面形成控制栅极结构，包括：于所述第一栅氧化层的上表面形成第一浮栅，并于所述第二栅氧化层的上表面形成第二浮栅；于所述第二浮栅的上表面形成第一栅间介质层；于所述第一栅间介质层的上表面形成控制栅，并于所述第一浮栅上形成选择栅，所述选择栅与所述第一浮栅相接触。
15.在其中一个实施例中，于所述第二浮栅的上表面形成第一栅间介质层的同时，还于所述第一浮栅的上表面形成第二栅间介质层，所述第二栅间介质层内具有开口，所述开口至少暴露出所述第一浮栅；所述选择栅位于所述第二栅间介质层的上表面，并填满所述开口。
16.在其中一个实施例中，于所述第一栅氧化层的上表面形成选择栅极结构，并于所述第二栅氧化层的上表面形成控制栅极结构之后，还包括：于所述衬底内形成源区及漏区，所述源区位于所述控制栅极结构远离所述选择栅极结构的一侧，所述漏区位于所述选择栅极结构远离所述控制栅极结构的一侧。
17.本发明的半导体结构的制备方法，于所述选择栅区域的上表面形成第一栅氧化层，并于所述控制栅区域的上表面形成第二栅氧化层；所述第一栅氧化层的厚度小于所述第二栅氧化层的厚度，由于减薄了所述第一栅氧化层的厚度，能够降低选择栅晶体管的阈值电压，从而读操作时的电压切换较小，使得读操作功耗变小，从而能够提高读速度。
附图说明
18.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
19.图1为一实施例中提供的半导体结构的制备方法的流程图；图2为一实施例中提供的半导体结构的制备方法中步骤s101所得结构的截面示意图；图3为一实施例中提供的半导体结构的制备方法中步骤s102所得结构的截面示意图；图4为一实施例中提供的半导体结构的制备方法中步骤s103所得结构的截面示意图；图5为一实施例中提供的半导体结构的制备方法中于选择栅区域的上表面形成第一栅氧化层，并于控制栅区域的上表面形成第二栅氧化层的流程示意图；图6为一实施例中提供的半导体结构的制备方法中步骤s501所得结构的截面示意图；图7为一实施例中提供的半导体结构的制备方法中步骤s502所得结构的截面示意图；图8为一实施例中提供的半导体结构的制备方法中于控制栅区域的上表面形成第一氧化层的流程示意图；图9为一实施例中提供的半导体结构的制备方法中步骤s801所得结构的截面示意图；图10为一实施例中提供的半导体结构的制备方法中步骤s802所得结构的截面示意图；图11为一实施例中提供的半导体结构的制备方法中于第一栅氧化层的上表面形成选择栅极结构，并于第二栅氧化层的上表面形成控制栅极结构的流程示意图；图12为一实施例中提供的半导体结构的制备方法中步骤s1101所得结构的截面示意图；图13为一实施例中提供的半导体结构的制备方法中步骤s1102所得结构的截面示意图；
图14为一实施例中提供的半导体结构的制备方法中步骤s1103所得结构的截面示意图；图15为另一实施例中提供的半导体结构的制备方法中于第二浮栅的上表面形成第一栅间介质层的同时，还于第一浮栅的上表面形成第二栅间介质层结构的截面示意图；图16为一实施例中提供的半导体结构的制备方法中于衬底内形成源区及漏区结构的截面示意图。
20.附图标记说明：10-衬底，201-第一栅氧化层，301-第二栅氧化层，20-选择栅极结构，30-控制栅极结构，40-第一氧化层，50-第二氧化层，60-氧化材料层，202-第一浮栅，302-第二浮栅，303-第一栅间介质层，203-选择栅，304-控制栅，204-第二栅间介质层，70-源区，80-漏区。
具体实施方式
21.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本技术的公开内容更加透彻全面。
22.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
23.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为p型且第二掺杂类型可以为n型，或第一掺杂类型可以为n型且第二掺杂类型可以为p型。
24.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
25.在此使用时，单数形式的“一”、“一个”和“/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、
整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
26.这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
27.请参阅图1，本发明提供一种半导体结构的制备方法，包括如下步骤：s101：提供衬底，衬底具有选择栅区域及控制栅区域；s102：于选择栅区域的上表面形成第一栅氧化层，并于控制栅区域的上表面形成第二栅氧化层；第一栅氧化层的厚度小于第二栅氧化层的厚度；s103：于第一栅氧化层的上表面形成选择栅极结构，并于第二栅氧化层的上表面形成控制栅极结构。
28.需要说明的是，传统技术中，在上述步骤s102中，第一栅氧化层与第二栅氧化层通常采用同一道氧化工艺制成，也就是说，传统技术中第一栅氧化层与第二栅氧化层的厚度通常一致，也即选择栅（select gate，sg）晶体管栅氧化层与控制栅（control gate，cg）晶体管栅氧化层的厚度一致，大约为95埃。传统技术中，由于第一栅氧化层较厚，此时选择栅晶体管的阈值电压大约为-0.9v，选择栅晶体管由被选中（selected sg）切换到未被选中（unselected sg）时，电压切换（voltage switching）由-vcc（电源电压，volt current condenser）到vcc，此过程中读操作功耗较大，约为200ua/mhz，从而导致读速度较慢，约为40ns。本发明使第一栅氧化层的厚度小于第二栅氧化层的厚度，由于减薄了第一栅氧化层的厚度，能够降低选择栅晶体管的阈值电压，从而读操作时的电压切换较小，使得读操作功耗变小，从而能够提高读速度。
29.在一个示例中，第一栅氧化层的厚度为30埃~90埃，第二栅氧化层的厚度为60埃~120埃。
30.具体的，第一栅氧化层的厚度可以为30埃、40埃、50埃、60埃、70埃、80埃或90埃等等；第二栅氧化层的厚度可以为60埃、80埃、95埃、110埃或120埃等等。
31.在一个示例中，第一栅氧化层的厚度为60埃，第二栅氧化层的厚度为95埃，此时选择栅晶体管的阈值电压大约为-0.5v，选择栅晶体管由被选中切换到未被选中时，电压切换由0v到vcc，此过程中读操作功耗较小，约为100ua/mhz，此时读速度约为20ns，从而能够提高读速度。
32.本发明的半导体结构的制备方法，于选择栅区域的上表面形成第一栅氧化层，并于控制栅区域的上表面形成第二栅氧化层；第一栅氧化层的厚度小于第二栅氧化层的厚度，由于减薄了第一栅氧化层的厚度，能够降低选择栅晶体管的阈值电压，从而读操作时的电压切换较小，使得读操作功耗变小，从而能够提高读速度。
33.在步骤s101中，请参阅图1中的s101步骤及图2，提供衬底10，衬底10具有选择栅区
域（未示出）及控制栅区域（未示出）。
34.其中，衬底10的材料可以包括碳化硅（sic）、硅（si）、氮化镓（gan）、金刚石等等，本实施例在此不做限制。
35.在步骤s102中，请参阅图1中的s102步骤及图3，于选择栅区域的上表面形成第一栅氧化层201，并于控制栅区域的上表面形成第二栅氧化层301；第一栅氧化层201的厚度小于第二栅氧化层301的厚度。
36.在步骤s103中，请参阅图1中的s103步骤及图4，于第一栅氧化层201的上表面形成选择栅极结构20，并于第二栅氧化层301的上表面形成控制栅极结构30。
37.在一个实施例中，如图5所示，于选择栅区域的上表面形成第一栅氧化层，并于控制栅区域的上表面形成第二栅氧化层可以包括如下步骤：s501：于控制栅区域的上表面形成第一氧化层；s502：于第一氧化层的上表面及选择栅区域的上表面形成第二氧化层；位于选择栅区域的第二氧化层作为第一栅氧化层；位于控制栅区域的第二氧化层与第一氧化层共同构成第二栅氧化层。
38.在步骤s501中，请参阅图5中的s501步骤及图6，于控制栅区域的上表面形成第一氧化层40。
39.在步骤s502中，请参阅图5中的s502步骤及图7，于第一氧化层40的上表面及选择栅区域的上表面形成第二氧化层50；位于选择栅区域的第二氧化层50作为第一栅氧化层201；位于控制栅区域的第二氧化层50与第一氧化层40共同构成第二栅氧化层301。
40.其中，第一氧化层40和第二氧化层50的形成工艺均可以为热氧化工艺，需要说明的是，位于选择栅区域的第二氧化层50在氧化工艺中由于直接与衬底10接触，而位于控制栅区域的第二氧化层50在氧化工艺中由于未直接与衬底10直接接触而是与第一氧化层40接触，因此位于选择栅区域的第二氧化层50的厚度会略大于位于控制栅区域的第二氧化层50的厚度，例如，在热氧化工艺中若设定第一氧化层40的厚度为60埃，第二氧化层50的厚度为60埃，则最终位于选择栅区域的第二氧化层50作为的第一栅氧化层201的厚度为60埃左右，位于控制栅区域的第二氧化层50与第一氧化层40共同构成的第二栅氧化层301的厚度为95埃左右。
41.在一个实施例中，如图8所示，于控制栅区域的上表面形成第一氧化层可以包括如下步骤：s801：于衬底的上表面形成氧化材料层，氧化材料层覆盖控制栅区域的上表面及选择栅区域的上表面；s802：去除控制栅区域之外的氧化材料层，保留于控制栅区域的氧化材料层即为第一氧化层。
42.在步骤s801中，请参阅图8中的s801步骤及图9，于衬底10的上表面形成氧化材料层60，氧化材料层60覆盖控制栅区域的上表面及选择栅区域的上表面。
43.其中，氧化材料层60可以包括二氧化硅层等等。
44.在步骤s802中，请参阅图8中的s802步骤及图10，去除控制栅区域之外的氧化材料层60，保留于控制栅区域的氧化材料层60即为第一氧化层40。
45.需要说明的是，上述s802步骤的工艺过程可以通过在传统技术的基础上设计一层
额外光罩即可实现，且此额外光罩在设计时可以直接在传统技术光罩的基础上进行改动，然后经过后续的曝光、图案化、刻蚀等工艺以达到去除位于选择栅区域的氧化材料层60，保留于控制栅区域的氧化材料层60的目的，从而能够减少设计光罩的成本。
46.在一个实施例中，如图11所示，于第一栅氧化层的上表面形成选择栅极结构，并于第二栅氧化层的上表面形成控制栅极结构可以包括如下步骤：s1101：于第一栅氧化层的上表面形成第一浮栅，并于第二栅氧化层的上表面形成第二浮栅；s1102：于第二浮栅的上表面形成第一栅间介质层；s1103：于第一栅间介质层的上表面形成控制栅，并于第一浮栅上形成选择栅，选择栅与第一浮栅相接触。
47.在步骤s1101中，请参阅图11中的步骤s1101及图12，于第一栅氧化层201的上表面形成第一浮栅202，并于第二栅氧化层301的上表面形成第二浮栅302。
48.在步骤s1102中，请参阅图11中的步骤s1102及图13，于第二浮栅302的上表面形成第一栅间介质层303。
49.其中，第一栅间介质层303可以为氧化层-氮化层-氧化层（oxide-nitride-oxide，ono）。
50.在步骤s1103中，请参阅图11中的步骤s1103及图14，于第一栅间介质层303的上表面形成控制栅304，并于第一浮栅202上形成选择栅203，选择栅203与第一浮栅202相接触。
51.在另一个实施例中，如图15所示，于第二浮栅302的上表面形成第一栅间介质层303的同时，还于第一浮栅202的上表面形成第二栅间介质层204，第二栅间介质层204内具有开口，开口至少暴露出第一浮栅202；选择栅203位于第二栅间介质层204的上表面，并填满开口。
52.其中，第二栅间介质层204可以为氧化层-氮化层-氧化层（oxide-nitride-oxide，ono），第二栅间介质层204和第一栅间介质层303可以采用同一道工艺制成，并对第二栅间介质层204进行刻蚀工艺以形成开口，开口至少暴露出第一浮栅202，以使选择栅203通过开口与第一浮栅202接触。
53.在一个实施例中，如图16所示，于第一栅氧化层201的上表面形成选择栅极结构20，并于第二栅氧化层301的上表面形成控制栅极结构30之后还可以包括：于衬底10内形成源区70及漏区80，源区70位于控制栅极结构30远离选择栅极结构20的一侧，漏区80位于选择栅极结构20远离控制栅极结构30的一侧。
54.本发明还提供了一种半导体结构，请继续参阅图14，半导体结构包括：衬底10，衬底10具有选择栅区域及控制栅区域；第一栅氧化层201，位于选择栅区域的上表面；第二栅氧化层301，位于控制栅区域的上表面；第二栅氧化层301的厚度大于第一栅氧化层201的厚度；选择栅极结构20，位于第一栅氧化层201的上表面；控制栅极结构30，位于第二栅氧化层301的上表面。
55.需要说明的是，传统技术中，第一栅氧化层201与第二栅氧化层301通常采用同一道氧化工艺制成，也就是说，传统技术中第一栅氧化层201与第二栅氧化层301的厚度通常一致，也即选择栅晶体管栅氧化层与控制栅晶体管栅氧化层的厚度一致，大约为95埃。传统技术中，由于第一栅氧化层201较厚，此时选择栅晶体管的阈值电压大约为-0.9v，选择栅晶
体管由被选中切换到未被选中时，电压切换由-vcc到vcc，此过程中读操作功耗较大，约为200ua/mhz，从而导致读速度较慢，约为40ns。本发明使第一栅氧化层201的厚度小于第二栅氧化层301的厚度，由于减薄了第一栅氧化层201的厚度，能够降低选择栅晶体管的阈值电压，从而读操作时的电压切换较小，使得读操作功耗变小，从而能够提高读速度。
56.本发明的半导体结构，包括：衬底10，衬底10具有选择栅区域及控制栅区域；第一栅氧化层201，位于选择栅区域的上表面；第二栅氧化层301，位于控制栅区域的上表面；第二栅氧化层301的厚度大于第一栅氧化层201的厚度；选择栅极结构20，位于第一栅氧化层201的上表面；控制栅极结构30，位于第二栅氧化层301的上表面。由于减薄了第一栅氧化层201的厚度，能够降低选择栅晶体管的阈值电压，从而读操作时的电压切换较小，使得读操作功耗变小，从而能够提高读速度。
57.在一个实施例中，第一栅氧化层201的厚度为30埃~90埃，第二栅氧化层301的厚度为60埃~120埃。
58.具体的，第一栅氧化层201的厚度可以为30埃、40埃、50埃、60埃、70埃、80埃或90埃等等；第二栅氧化层301的厚度可以为60埃、80埃、95埃、110埃或120埃等等。
59.在一个示例中，第一栅氧化层201的厚度为60埃，第二栅氧化层301的厚度为95埃，此时选择栅晶体管的阈值电压大约为-0.5v，选择栅晶体管由被选中切换到未被选中时，电压切换由0v到vcc，此过程中读操作功耗较小，约为100ua/mhz，此时读速度约为20ns，从而能够提高读速度。
60.在一个实施例中，参阅图14，选择栅极结构20包括：第一浮栅202，位于第一栅氧化层201的上表面；选择栅203，位于第一浮栅202上，且与第一浮栅202相接触；控制栅极结构30包括：第二浮栅302，位于第二栅氧化层301的上表面；第一栅间介质层303，位于第二浮栅302的上表面；控制栅304，位于第一栅间介质层303的上表面。
61.其中，第一栅间介质层303可以为氧化层-氮化层-氧化层（oxide-nitride-oxide，ono）。
62.在一个实施例中，参阅图15，选择栅极结构20还包括第二栅间介质层204，位于第一浮栅202的上表面，第二栅间介质层204内形成有开口，开口至少暴露出第一浮栅202；选择栅203位于第二栅间介质层204的上表面，并填满开口。
63.其中，第二栅间介质层204可以为氧化层-氮化层-氧化层（oxide-nitride-oxide，ono），第二栅间介质层204和第一栅间介质层303可以采用同一道工艺制成，并对第二栅间介质层204进行刻蚀工艺以形成开口，开口至少暴露出第一浮栅202，以使选择栅203通过开口与第一浮栅202接触。
64.在一个实施例中，参阅图16，半导体结构还包括：源区70，位于衬底10内，且位于控制栅极结构30远离选择栅极结构20的一侧；漏区80，位于衬底10内，且位于选择栅极结构20远离控制栅极结构30的一侧。
65.在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
66.上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各
个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
67.以上实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。