半导体器件及其制作方法与流程

1.本公开实施例涉及半导体技术领域，尤其涉及一种半导体器件及其制作方法。


背景技术：

2.晶体管是电子电路中的重要元件。晶体管利用栅极电压来控制源极和漏极间流经沟道的电流，是一种电压控制性开关器件。
3.晶体管可用于形成存储器。例如，在动态随机存取存储器(dynamic random access memory，dram)中，存储单元包括晶体管与电容器。晶体管的电学性能对存储单元的存储性能有重要影响，因此，提高晶体管的电学性能是提高存储单元的性能的重要途径。


技术实现要素：

4.根据本公开实施例的第一方面，提供一种半导体器件，包括：绝缘层、位于所述绝缘层之上的晶体管和导电结构；
5.所述晶体管，包括：并列设置的源极、沟道和漏极；栅介质层和栅极结构；其中，所述栅介质层位于所述栅极结构和所述沟道之间；
6.所述导电结构，覆盖所述沟道的一个侧壁，用于接地；其中，
7.所述栅极结构，围绕所述沟道的另外三个侧壁设置，所述栅极结构和所述导电结构彼此隔离。
8.在一些实施例中，
9.所述源极、所述沟道和所述漏极沿第一方向并列设置；其中，所述第一方向平行于所述绝缘层；
10.所述半导体器件包括沿第二方向并列设置的两个晶体管；其中，所述第二方向平行于所述绝缘层，所述第二方向与所述第一方向相交；
11.所述导电结构，位于所述第二方向并列设置的两个晶体管的沟道之间，与所述沿第二方向并列设置的两个晶体管的沟道均电连接。
12.在一些实施例中，
13.所述源极、所述沟道和所述漏极沿第一方向并列设置；其中，所述第一方向平行于所述绝缘层；
14.所述半导体器件包括沿第三方向并列设置的两个晶体管；其中，所述第三方向垂直于所述绝缘层；
15.所述导电结构，位于所述第三方向并列设置的两个晶体管的沟道的相同侧，与所述沿第二方向并列设置的两个晶体管的沟道均电连接；其中，所述第二方向平行于所述绝缘层。
16.在一些实施例中，
17.所述栅极结构包括：连接层和导电层；其中，所述连接层，位于所述栅介质层和所述导电层之间，用于增加所述导电层和所述栅介质层之间的附着力。
18.在一些实施例中，
19.沿平行于所述绝缘层的第二方向，所述沟道包括第一部分和第二部分；其中，在平行于所述绝缘层的平面内，所述第一部分的投影，位于所述栅极结构的投影内；所述第二部分的投影位于所述栅极结构的投影外；
20.在垂直于所述绝缘层的第三方向，所述第一部分的尺寸小于所述第二部分的尺寸。
21.在一些实施例中，
22.所述晶体管为n型；
23.所述导电结构的组成材料包括：p型半导体材料。
24.在一些实施例中，所述半导体器件包括：
25.存储单元阵列，包括沿第二方向间隔设置的多个存储单元行，以及沿第三方向间隔设置的多个存储单元列；其中，所述第二方向平行于所述绝缘层，所述第三方向垂直于所述绝缘层，所述存储单元行包括沿所述第三方向并列设置的多个存储单元，所述存储单元列包括沿所述第二方向并列设置的多个所述存储单元，所述存储单元包括所述晶体管；
26.多条字线，沿所述第二方向间隔排布，耦接所述存储单元行包括的多个所述晶体管的栅极结构；
27.多条位线，沿所述第三方向间隔排布，耦接所述存储单元列包括的多个所述晶体管的漏极。
28.在一些实施例中，
29.所述存储单元还包括电容，所述电容包括第一电极板、极间介质层和第二电极板；其中，所述第一电极板与所述源极接触，所述极间介质层电隔离所述第一电极板和所述第二电极板。
30.在一些实施例中，
31.所述第一电极板的形状包括：圆筒形；圆筒形的所述第一电极板的轴向平行于第一方向；其中，所述第一方向平行于所述绝缘层；
32.所述第二电极板的形状包括：圆筒形；圆筒形的所述第二电极板的轴向平行于所述第一方向；其中，圆筒形的所述第二电极板的半径小于圆筒形的所述第一电极板的半径。
33.根据本公开实施例的第二方面，提供一种半导体器件的制作方法，所述制作方法包括：
34.提供衬底；
35.形成覆盖所述衬底的堆叠结构；其中，所述堆叠结构包括沿垂直于所述衬底方向依次交替层叠设置的牺牲层和有源层，所述有源层用于形成晶体管的沟道；
36.沿垂直于所述衬底方向刻蚀所述堆叠结构，形成第一沟槽；其中，所述第一沟槽平行于所述衬底的第一方向延伸；
37.沿所述第一方向，在所述沟道的一端形成源极，在所述沟道的另一端形成漏极；
38.通过所述第一沟槽去除所述牺牲层，形成间隙；
39.利用绝缘材料填充所述间隙和所述第一沟槽，以形成绝缘结构；
40.形成沿垂直于所述衬底方向贯穿所述绝缘结构的第二沟槽，以显露所述晶体管的沟道的第一个侧壁；其中，所述第二沟槽沿所述第一方向延伸；
41.通过所述第二沟槽，形成覆盖所述显露的所述第一个侧壁的导电结构；其中，所述导电结构，用于接地；
42.形成沿垂直于所述衬底方向贯穿所述绝缘结构的第三沟槽，以显露所述晶体管的沟道与所述第一个侧壁相对的另一个侧壁；
43.通过所述第三沟槽，去除所述绝缘材料显露的端部，以形成沿平行于所述衬底的第二方向延伸的第一空腔；其中，所述第一空腔和所述导电结构之间具有所述绝缘材料；
44.通过所述第三沟槽和所述第一空腔，依次形成位于所述沟道的另外三个侧壁的栅介质层和栅极结构；其中，所述栅介质层位于所述栅极结构和所述沟道之间。
45.在一些实施例中，所述通过所述第二沟槽，形成覆盖所述显露的所述第一个侧壁的导电结构，包括：
46.在所述第二沟槽中形成半导体填充层；
47.对所述半导体填充层执行掺杂处理，以形成所述导电结构。
48.在一些实施例中，所述通过所述第三沟槽和所述第一空腔，依次形成位于所述沟道的另外三个侧壁的栅介质层和栅极结构，包括：
49.对所述第三沟槽和所述第一空腔显露的所述沟道的侧壁执行氧化处理，形成所述栅介质层；
50.形成覆盖所述栅介质层的所述栅极结构；其中，沿平行于所述衬底的第二方向，所述沟道包括第一部分和第二部分，所述栅介质层覆盖所述沟道的第一部分；在平行于所述衬底的平面内，所述第一部分的投影，位于所述栅极结构的投影内，所述第二部分的投影位于所述栅极结构的投影外；在垂直于所述衬底的第三方向，所述第一部分的尺寸小于所述第二部分的尺寸。
51.在一些实施例中，所述栅极结构包括：连接层和导电层；其中，所述连接层位于所述栅介质层和所述导电层之间；
52.所述在形成所述栅介质层之后，形成覆盖所述栅介质层的所述栅极结构，包括：
53.形成覆盖所述栅介质层的所述连接层；
54.形成覆盖所述连接层的所述导电层；其中，所述连接层用于增加所述导电层和所述栅介质层之间的附着力。
55.在一些实施例中，所述牺牲层的材料包括硅锗，所述有源层的材料包括硅。
56.在一些实施例中，所述制作方法包括：
57.形成存储单元阵列；其中，所述存储单元阵列包括沿第二方向间隔设置的多个存储单元行，以及沿第三方向间隔设置的多个存储单元列；其中，所述第二方向平行于所述衬底，所述第三方向垂直于所述衬底，所述存储单元行包括沿所述第三方向并列设置的多个存储单元，所述存储单元列包括沿所述第二方向并列设置的多个所述存储单元，所述存储单元包括所述晶体管；
58.形成沿所述第二方向间隔排布的多条字线；其中，所述字线耦接所述存储单元行包括多个所述晶体管的栅极结构；
59.形成沿所述第三方向间隔排布的多条位线；其中，所述位线耦接所述存储单元列包括的多个所述晶体管的漏极。
60.在一些实施例中，所述形成存储单元阵列，包括：
61.形成与所述晶体管耦接的电容；其中，所述电容包括第一电极板、极间介质层和第二电极板；所述第一电极板与所述晶体管的源极接触，所述极间介质层电隔离所述第一电极板和所述第二电极板。
62.在一些实施例中，所述形成与所述晶体管耦接的电容，包括：
63.形成所述第一电极板；其中，所述第一电极板的形状包括圆筒形，圆筒形的所述第一电极板的轴向平行于第一方向，所述第一方向平行于所述衬底；
64.形成覆盖所述第一电极板的所述极间介质层；
65.形成覆盖所述极间介质层的所述第二电极板；其中，所述第二电极板的形状包括圆筒形，圆筒形的所述第二电极板的轴向平行于所述第一方向，圆筒形的所述第二电极板的半径小于圆筒形的所述第一电极板的半径。
66.对于位于绝缘层之上的晶体管，碰撞电离产生的电荷缺少泄放通道无法迅速移走，导致出现浮体效应，造成晶体管性能下降。本公开实施例中，通过设置导电结构覆盖晶体管的沟道的一个侧壁，该导电结构用于接地，从而为积累的碰撞电离产生的电荷提供泄放通道，释放沟道中的积累电荷，降低浮体效应对晶体管的影响，稳定晶体管性能。并且，在围绕沟道的另外三个侧壁设置栅极结构，增强栅极结构对晶体管的沟道的控制能力，进一步提升晶体管性能。
附图说明
67.图1为根据本公开实施例示出的一种半导体器件的立体结构示意图；
68.图2为根据本公开实施例示出的一种半导体器件中沟道侧壁示意图；
69.图3为根据本公开实施例示出的一种半导体器件的结构俯视示意图；
70.图4为根据图3示出的一种半导体器件沿aa线的剖视图；
71.图5为根据本公开实施例示出的一种半导体器件的制作方法的流程图；
72.图6a至图16b是根据本公开实施例示出的一种半导体器件的制作过程示意图。
具体实施方式
73.下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
74.在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
75.可以理解的是，本公开的“在
……
上”、“在
……
之上”和“在
……
上方”的含义应当以最宽方式被解读，以使得“在
……
上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
76.在本公开实施例中，术语“第一”、“第二”、“第三”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
77.在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下
方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。
78.需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
79.浮体效应(floating body effect，fbe)，一般是指把硅放在绝缘体上做成的晶体管存在的效应。根据体区是否耗尽，绝缘体上硅(silicon on insulator，soi)器件分为部分耗尽和全耗尽两种类型。一般来说，全耗尽soi器件的顶层硅膜比较薄，而且阈值电压不容易控制，因此，普遍采用部分耗尽soi器件。然而，由于部分耗尽soi器件的体区未完全耗尽，碰撞电离产生电子空穴对，所产生的电子流入处于高电位的漏极，而空穴向较低电势的位于栅极结构下方的体区处移动，但由于soi器件中绝缘层隔离衬底和体区，这部分多余的空穴无法通过衬底进行泄放，导致晶体管出现浮体效应。例如，对于soi nmos器件，沟道电子在晶体管的漏极端碰撞电离产生电子空穴对，空穴流向体区并在体区积累，造成体区电势升高，使得soi nmos器件的阈值电压降低以及漏电流增加，对soi nmos器件的电路性能和可靠性产生不利影响。
80.有鉴于此，本公开实施例提供一种半导体器件。
81.图1为根据本公开实施例示出的一种半导体器件的结构示意图，参考图1，半导体器件100，包括：绝缘层(未示出)、位于绝缘层之上的晶体管和导电结构101；
82.晶体管，包括：并列设置的源极102、沟道103和漏极104；栅介质层105和栅极结构106；其中，栅介质层105位于栅极结构106和沟道103之间；
83.导电结构101，覆盖沟道103的一个侧壁，用于接地；其中，
84.栅极结构106，围绕沟道103的另外三个侧壁设置，栅极结构106和导电结构101彼此隔离。
85.这里，以半导体器件100包括绝缘体上硅(soi)器件进行说明。具体地，绝缘层的材料可以包括硅氧化物，例如，二氧化硅。
86.在一些实施例中，晶体管包括：平面型晶体管和垂直型晶体管，例如，对于平面型晶体管，晶体管的源极、沟道和漏极沿平行于绝缘层方向并列设置。对于垂直型晶体管，晶体管的源极、沟道和漏极沿垂直于绝缘层方向并列设置。参考图1，这里，以晶体管包括平面型晶体管进行说明。
87.在一示例中，源极102和漏极104为p型掺杂，沟道103为n型掺杂。在另一示例中，源极102和漏极104为n型掺杂，沟道103为p型掺杂。这里，源极102和漏极104的掺杂类型相同，源极102和漏极104的掺杂浓度可以相同或者不同，本公开在此不作限制。
88.栅极结构106用作晶体管的控制栅极，栅介质层105位于栅极结构106和沟道103之间，以将栅极结构106和沟道103相隔离。具体地，栅介质层105的材料可包括氧化硅、氮化硅或其他高介电常数(high-k)材料。在一些具体示例中，高介电常数材料一般指介电常数高于3.9的材料，且通常显著高于该值。高介电常数材料包括但不限于氧化铝(al2o3)、氧化锆(zro)、氧化铪(hfo2)、钛酸锶(srtio3)等。
89.在一示例中，如图2所示，沟道103包括四个侧壁a1、a2、a3以及a4；其中，侧壁a1与
侧壁a3为相对的两侧，侧壁a2与侧壁a4为相对的两侧。参考图2，导电结构101覆盖沟道103的一个侧壁(如图2中侧壁a1)，栅极结构106围绕沟道103的另外三个侧壁设置，沟道103的另外三个侧壁表示沟道103的四个侧壁中除耦接导电结构101的侧壁a1以外的其他侧壁，例如图2中侧壁a2、a3以及a4，该导电结构101用于接地，从而为沟道103积累的碰撞电离产生的电荷提供泄放通道，降低浮体效应对晶体管的影响，稳定晶体管性能。
90.参考图2，导电结构101与沟道103的一个侧壁a1直接接触，导电结构101为覆盖沟道103设置。参考图1和图2，栅介质层105位于栅极结构106和沟道103之间，栅介质层105与沟道103的另外三个侧壁(如图2中侧壁a2、a3以及a4)直接接触，栅介质层105为覆盖沟道103设置。栅极结构106覆盖栅介质层105设置，则栅极结构106未与沟道103直接接触，栅极结构106为围绕沟道103设置。
91.参考图1，栅极结构106和导电结构101之间设置有栅介质层105和沟道103，因此，栅极结构106和导电结构101之间在结构上不直接接触，并且栅极结构106和导电结构101之间未设置电接触结构，栅极结构106和导电结构101彼此隔离。
92.本公开实施例中，对于位于绝缘层之上的晶体管，由于体区处于未接触衬底的状态，碰撞电离产生的电荷无法流入衬底迅速移走，导致出现浮体效应，造成晶体管性能下降。通过设置导电结构覆盖晶体管的沟道的一个侧壁，该导电结构用于接地，从而为体区积累的电荷提供泄放通道，释放沟道中积累的碰撞电离产生的电荷，降低浮体效应对晶体管的影响，稳定晶体管性能。并且，在围绕沟道的另外三个侧壁设置栅极结构，增强栅极结构对晶体管的沟道的控制能力，进一步提升晶体管性能，从而提高存储单元的存储性能，提高存储器的存储性能。
93.在一些实施例中，参考图1和图3，源极102、沟道103和漏极104沿第一方向并列设置；其中，第一方向平行于绝缘层；
94.半导体器件包括沿第二方向并列设置的两个晶体管；其中，第二方向平行于绝缘层，第二方向与第一方向相交；
95.导电结构101，位于第二方向并列设置的两个晶体管的沟道之间，与沿第二方向并列设置的两个晶体管的沟道103均电连接。
96.在一些实施例中，第一方向与第二方向相交，第一方向与第二方向之间的夹角可以为0至90度之间的任意角度。
97.例如，第一方向可以垂直于第二方向。这里及下文中，为了便于描述，本公开实施例中第一方向和第二方向表示与绝缘层平面平行的两个正交方向，第三方向为垂直于绝缘层平面的方向。其中，第一方向为沟道103的延伸方向，绝缘层平面可以理解为与沟道103的延伸方向平行的平面。第一方向可以表示为附图中的y方向，第二方向可以表示为附图中的x方向，第三方向可以表示为附图中的z方向。
98.在一实施例中，图1示出了源极102位于沟道103的第一端，漏极104位于沟道103的第二端。在另一实施例中，源极102和漏极104的位置可以互换，例如，漏极104位于沟道103的第一端，源极102位于沟道103的第二端。这里，第一方向为沟道103的延伸方向，第一端和第二端分别为沟道103在第一方向(如图1中y方向)上相对的两端。
99.本公开实施例中，参考图3，沿第二方向并列设置有第一个晶体管和第二个晶体管，其中，第一个晶体管的沟道103a与第二个晶体管的沟道103b之间设置有导电结构101，
即导电结构101与沿第二方向并列设置的两个晶体管的沟道103a和103b均电连接，两个晶体管的沟道中积累的碰撞电离产生的电荷通过同一导电结构101泄放，降低浮体效应对晶体管的影响，稳定晶体管性能，并且，两个晶体管的沟道与同一导电结构101电连接，相较于一晶体管设置一导电结构的方式，本公开实施例可以提高导电结构的利用率，减小整个存储器件中需要设置的导电结构数量，进而可减少导电结构101所占空间，有利于进一步提高存储器的集成度。
100.在一些实施例中，参考图1和图4，源极102、沟道103和漏极104沿第一方向并列设置；其中，第一方向平行于绝缘层；
101.半导体器件包括沿第三方向并列设置的两个晶体管；其中，第三方向垂直于绝缘层；
102.导电结构101，位于第三方向并列设置的两个晶体管的沟道的相同侧，与沿第二方向并列设置的两个晶体管的沟道103均电连接；其中，第二方向平行于绝缘层。
103.参考图4，沿第三方向并列设置有第三个晶体管和第四个晶体管，第三个晶体管的沟道103c和第四个晶体管的沟道103d分别包括四个侧壁b1、b2、b3以及b4；其中，第三个晶体管的沟道103c和第四个晶体管的沟道103d的相同侧(如图4所示侧壁b1)与导电结构101接触，即导电结构101，位于第三方向(z方向)并列设置的两个晶体管的沟道103的相同侧，沿第三方向(z方向)并列设置的两个晶体管的沟道103积累的碰撞电离产生的电荷通过导电结构101进行泄放。并且，沿第三方向(z方向)并列设置的两个晶体管的沟道103与同一导电结构101电连接。导电结构101还可以位于第三方向(z方向)并列设置的多个晶体管的沟道103的相同侧，本公开对此并不限制。
104.本公开实施例中，沿第三方向并列设置两个晶体管的沟道中积累的碰撞电离产生的电荷通过同一导电结构101泄放，降低浮体效应对晶体管的影响，稳定晶体管性能，相较于一晶体管设置一导电结构的方式，本公开实施例可以提高导电结构的利用率，减小整个存储器件中需要设置的导电结构数量，进而可以减少导电结构101所占空间，有利于进一步提高存储器的集成度。
105.在一些实施例中，参考图1，栅极结构106包括：连接层107和导电层108；其中，连接层107，位于栅介质层105和导电层108之间，用于增加导电层108和栅介质层105之间的附着力。
106.栅极结构106用作晶体管的控制栅极，通过控制施加在栅极结构106上的电压，可控制与该栅极结构106相连的晶体管的开启或关闭。这里，以栅极结构106包括两层结构(连接层107和导电层108)进行说明。
107.具体地，导电层108的材料可包括金属(例如钽、钛、钼、钨、铂、铝、铪、钌等)，金属硅化物(例如硅化钛、硅化钴、硅化镍、硅化钽等)或者掺杂多晶硅等导电材料。连接层107的材料包括金属氮化物例如氮化钛、氮化钽等。
108.本公开实施例中，在栅介质层105和导电层108之间设置连接层107，用于增加导电层108和栅介质层105之间的附着力，以增强或改善栅极结构106的稳定性，进一步提高栅极结构106对晶体管的控制能力，有利于提高存储器的操作稳定性和可靠性。
109.在一些实施例中，参考图4，沿平行于绝缘层的第二方向，沟道103包括第一部分和第二部分；其中，在平行于绝缘层的平面内，第一部分的投影，位于栅极结构106的投影内；
第二部分的投影位于栅极结构106的投影外；
110.在垂直于绝缘层的第三方向，第一部分的尺寸小于第二部分的尺寸。
111.参考图4，沟道103包括第一部分1031和第二部分1032，可以理解的是，形成沟道103时，沟道103的组成材料可分为的第一材料部分和第二材料部分在沿x方向上齐平，第一材料部分和第二材料部分在垂直于绝缘层的第三方向(z方向)上尺寸相同。需要说明的是，第一材料部分用于形成沟道的第一部分，第二材料部分用于形成沟道的第二部分。可通过对第一材料部分和第二材料部分进行掺杂等操作以形成沟道。
112.实际应用中，可以采用氧化处理方式形成栅介质层105，例如，沟道103的材料包括硅，栅介质层105的材料包括二氧化硅，采用原位氧化硅的方式形成栅介质层105，则在沟道103的第一材料部分，会存在部分的硅层被氧化为二氧化硅，形成栅介质层105，该栅介质层105为连续的且环绕沟道103的第一部分的结构。
113.在通过氧化沟道材料以形成栅介质层105的过程中，沟道103的第一材料部分被消耗掉部分硅后形成第一部分1031。需要强调的是，在形成栅介质层105后，剩余的沟道103的第一材料部分形成第一部分1031。
114.示例性地，参考图4，在z方向上，栅介质层105的厚度与第一部分1031的厚度之和可基本等于第二部分1032的厚度；在x方向上，栅介质层105的厚度与第一部分1031的厚度之和可基本等于第二部分1032的厚度。
115.参考图4，形成栅介质层105后，沟道103的第一部分1031和第二部分1032在沿x方向上不齐平，即在垂直于绝缘层的第三方向(z方向)上，第一部分1031的尺寸小于第二部分1032的尺寸。
116.在另一示例中，沟道103包括第一部分1031和第二部分1032，可以理解的是，在采用沉积方式形成栅介质层105时，可通过一种或多种沉积工艺形成覆盖沟道103的栅介质层105，该沉积工艺包括但不限于物理气相沉积(physical vapor deposition，pvd)工艺、化学气相沉积(chemical vapor deposition，cvd)工艺、原子层沉积(atomic layer deposition，ald)工艺或其任何组合。形成栅介质层105后，在垂直于绝缘层的第三方向(z方向)上，沟道103的第一部分的尺寸等于第二部分的尺寸(未示出)。
117.在一些实施例中，晶体管为n型；
118.导电结构101的组成材料包括：p型半导体材料。
119.易于理解的是，对于部分耗尽的soi nmos器件，在足够高的漏电压下，沟道电子在漏端获得足够能量，通过碰撞电离产生电子空穴对，所产生的电子流入处于高电位的漏极，而空穴向较低电势的位于栅极结构下方的体区处移动，但由于soi器件中绝缘层的隔离，这部分多余的空穴无法流入衬底。此外，由于源区-体区存在较高的势垒，这部分多余的空穴也无法同源区的电子复合，造成这部分多余的空穴堆积在体区进而抬高了体区的电势，使得soi nmos器件的阈值电压降低且漏电流增加，对soi nmos器件和电路性能以及可靠性产生不利影响。
120.具体地，晶体管为n型，导电结构101的组成材料包括多晶硅，导电结构101的组成材料还可以包括p掺杂多晶硅。
121.本公开实施例中，为了解决soi nmos器件的浮体效应问题，晶体管为n型时，通过设置p型的导电结构覆盖n型晶体管的沟道的一个侧壁，该导电结构用于接地，从而为体区
积累的电荷提供泄放通道，释放沟道中积累的碰撞电离产生的电荷，降低浮体效应对n型晶体管的影响，稳定晶体管性能。并且，在围绕沟道的另外三个侧壁设置栅极结构，增强栅极结构对晶体管的沟道的控制能力，进一步提升晶体管性能，从而提高存储单元的存储性能，提高存储器的存储性能。
122.在一些实施例中，半导体器件包括：
123.存储单元阵列，包括沿第二方向间隔设置的多个存储单元行，以及沿第三方向间隔设置的多个存储单元列；其中，第二方向平行于绝缘层，第三方向垂直于绝缘层，存储单元行包括沿第三方向并列设置的多个存储单元，存储单元列包括沿第二方向并列设置的多个存储单元，存储单元包括晶体管；
124.多条字线，沿第二方向间隔排布，耦接存储单元行包括的多个晶体管的栅极结构；
125.多条位线，沿第三方向间隔排布，耦接存储单元列包括的多个晶体管的漏极。
126.实际应用中，参考图1字线wl与存储单元中晶体管的栅极结构连接，字线wl用于提供字线电压，并通过字线电压控制晶体管中沟道的导通或截止。沿第二方向(x方向)延伸的位线bl与晶体管的漏极连接，位线bl用于在晶体管导通时，对存储单元执行读取或写入操作。
127.实际应用中，字线wl和位线bl的材料包括但不限于钨、钴、铜、铝、多晶硅、掺杂硅、硅化物或其任何组合等。
128.本公开实施例中，半导体器件包括：存储单元阵列，存储单元阵列包括多个存储单元，存储单元包括晶体管。通过设置导电结构覆盖晶体管的沟道的一个侧壁，该导电结构用于接地，释放沟道中积累的碰撞电离产生的电荷，降低浮体效应对晶体管的影响，稳定晶体管性能，从而可以提高存储单元的存储性能，进一步提高存储器的存储性能。
129.在一些实施例中，参考图1，存储单元还包括电容c，电容c包括第一电极板、极间介质层和第二电极板；其中，第一电极板与源极接触，极间介质层电隔离第一电极板和第二电极板。
130.这里，以动态随机存取存储器(dynamic random access memory，dram)为例进行说明。通常，dram的存储单元包括1个晶体管t(transistor)和1个电容c(capacitance)(1t1c)的存储单元架构，电容c用于存储写入的数据。
131.可以理解的是，在1t1c的架构中，源极和漏极的位置可以互换，如果存储单元中的电容c与晶体管t的源极连接，则位线与晶体管t的漏极连接；或者，如果存储单元中的电容c与晶体管t的漏极连接，则位线与晶体管t的源极连接，本公开对此不加以限制。
132.在一示例中，第一电极板与源极接触，极间介质层电隔离第一电极板和第二电极板，第二电极板耦接参考电压端，参考电压可以为地电压，也可以包括其它电压。在另一示例中，第二电极板与源极接触，极间介质层电隔离第一电极板和第二电极板，第一电极板耦接参考电压端。
133.需要说明的是，这里仅示例性地列举了常见的存储器，本公开的保护范围不限于此，任何包含本公开实施例提供的晶体管的存储器均属于本公开的保护范围。
134.在一些实施例中，该晶体管还可应用至存储器的外围电路中，该晶体管可耦合至存储器的存储单元，用于控制存储单元的操作。
135.本公开实施例中，对于dram存储器，dram的存储单元包括1个晶体管t和1个电容c
的存储单元架构，电容c用于存储写入的数据，通过设置导电结构覆盖晶体管t的沟道的一个侧壁，该导电结构用于接地，释放沟道中积累的碰撞电离产生的电荷，降低浮体效应对晶体管的影响，稳定晶体管性能，从而可以提高1t1c架构的存储单元的存储性能，进一步提高dram存储器的存储性能。
136.在一些实施例中，第一电极板的形状包括：圆筒形；圆筒形的第一电极板的轴向平行于第一方向；其中，第一方向平行于绝缘层；
137.第二电极板的形状包括：圆筒形；圆筒形的第二电极板的轴向平行于第一方向；其中，圆筒形的第二电极板的半径小于圆筒形的第一电极板的半径。
138.实际应用中，电容包括圆筒形的第二电极板，覆盖第二电极板侧壁及底部的极间介质层，以及覆盖极间介质层的圆筒形的第一电极板。
139.在另一实施例中，电容的形状还包括平面形，平面形的电容包括依次堆叠的第一电极板、极间介质层和第二电极板；其中，第一电极板、极间介质层和第二电极板之间相互平行。可以理解的是，在第一电极板和第二电极板的相对面积一定的情况下，圆筒形的电容相较于平面形的电容的所占空间更小，有利于进一步提高存储器的集成度。基于此，实际应用中，采用圆筒形的电容。
140.本公开实施例还提供了一种半导体器件的制作方法，图5为本公开实施例提供的半导体器件的制作方法的流程示意图，如图5所示，制作方法包括：
141.s10：提供衬底；
142.s20：形成覆盖衬底的堆叠结构；其中，堆叠结构包括沿垂直于衬底方向依次交替层叠设置的牺牲层和有源层，有源层用于形成晶体管的沟道；
143.s30：沿垂直于衬底方向刻蚀堆叠结构，形成第一沟槽；其中，第一沟槽平行于衬底的第一方向延伸；
144.s40：沿第一方向，在沟道的一端形成源极，在沟道的另一端形成漏极；
145.s50：通过第一沟槽去除牺牲层，形成间隙；
146.s60：利用绝缘材料填充间隙和第一沟槽，以形成绝缘结构；
147.s70：形成沿垂直于衬底方向贯穿绝缘结构的第二沟槽，以显露晶体管的沟道的第一个侧壁；其中，第二沟槽沿第一方向延伸；
148.s80：通过第二沟槽，形成覆盖显露的第一个侧壁的导电结构；其中，导电结构，用于接地；
149.s90：形成沿垂直于衬底方向贯穿绝缘结构的第三沟槽，以显露晶体管的沟道与第一个侧壁相对的另一个侧壁；
150.s100：通过第三沟槽，去除绝缘材料显露的端部，以形成沿平行于衬底的第二方向延伸的第一空腔；其中，第一空腔和导电结构之间具有绝缘材料；
151.s110：通过第三沟槽和第一空腔，依次形成覆盖沟道的另外三个侧壁的栅介质层和栅极结构；其中，栅介质层位于栅极结构和沟道之间。
152.图6a至图16b为本公开实施例提供的半导体器件的在制作过程中的结构示意图，下面结合图5、图6a至图16b介绍本公开实施例提供的半导体器件的制作方法。需要说明的是，图6b为图6a中所示半导体器件沿a-a线的剖视图；
153.图7b为图7a中所示半导体器件沿a-a线的剖视图，以此类推。
154.执行步骤s10，提供衬底200，衬底200的材料可以包括硅(si)、锗(ge)、锗化硅(sige)衬底等，衬底200的材料还可以是绝缘体上硅(silicon-on-insulator，soi)或者绝缘体上锗(germanium-on-insulator，goi)。
155.参见图6a和图6b，执行步骤s20，牺牲层201的材料可以包括锗化硅(sige)等，有源层202的材料可以包括硅(si)、锗(ge)等。有源层102中可以根据需要掺杂一定的杂质离子，杂质离子可为n型杂质离子或p型杂质离子。
156.实际应用中，可以通过外延生长工艺在衬底200上依次交替沉积形成牺牲层201和有源层202。还可通过一种或多种沉积工艺形成堆叠结构，该工艺包括但不限于物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或其任何组合。
157.在一实施例中，有源层202可以根据器件的实际需求选择在衬底200上形成。在另一实施例中，有源层202还可以在其他功能薄膜层上形成。
158.在一些实施例中，如图7a和图7b所示，堆叠结构上还依次层叠有介质层203和掩膜层204，介质层203的材料包括氧化物例如氧化硅。掩膜层204的材料可包括氮化硅。可通过一种或多种沉积工艺形成介质层203和掩膜层204，该工艺包括但不限于物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或其任何组合。
159.在一些实施例中，参见图8a和图8b，在掩膜层204表面形成光刻胶pr，图案化该光刻胶pr，以便根据光刻胶pr显露的开口进行第一沟槽h1刻蚀。
160.参见图9a和图9b，执行步骤s30，本实施例中，第一沟槽h1贯穿掩膜层204、介质层203和堆叠结构，延伸到衬底200内。
161.实际应用中，可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺刻蚀形成第一沟槽h1。在第一沟槽h1形成后，去除掩膜层204表面的光刻胶pr。
162.在一些实施例中，执行步骤s40，在沟道相对的两端分别形成源极和漏极(未示出)。在一示例中，源极和漏极为p型掺杂，沟道为n型掺杂。在另一示例中，源极和漏极为n型掺杂，沟道为p型掺杂。这里，源极和漏极的掺杂类型相同，源极和漏极的掺杂浓度可以相同或者不同，本公开在此不作限制。
163.参见图10a和图10b，执行步骤s50，可以使用湿法刻蚀去除牺牲层201，湿法刻蚀过程的刻蚀剂通过第一沟槽h1腐蚀牺牲层201，形成间隙。湿法刻蚀过程中使用的刻蚀剂包括双氧水溶液。
164.参见图11a和图11b，执行步骤s60，绝缘材料可与介质层203的材料相同，绝缘材料包括硅氧化物例如二氧化硅。可通过一种或多种沉积工艺形成绝缘结构，该工艺包括但不限于物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或其任何组合。
165.在一些实施例中，在沉积绝缘材料后，对绝缘结构执行化学机械研磨，以使绝缘结构表面与掩膜层204表面齐平。
166.参见图12a和图12b，在掩膜层204表面形成光刻胶pr，图案化该光刻胶pr，以便根据光刻胶pr显露的开口进行第二沟槽h2刻蚀。
167.参见图13a和图13b，执行步骤s70，本实施例中，第二沟槽h2贯穿掩膜层204、介质层203和堆叠结构，延伸到衬底200内。如图13b所示，第二沟槽h2显露沟道的第一个侧壁c1。
168.实际应用中，可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺刻蚀形成第二沟槽h2。在第二沟槽h2形成后，去除掩膜层204表面的光刻胶pr。
169.参见图14a和图14b，执行步骤s80。可通过一种或多种沉积工艺形成导电结构101，该工艺包括但不限于物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或其任何组合。
170.参见图15a和图15b，执行步骤s90，本实施例中，第三沟槽h3贯穿掩膜层204、介质层203和堆叠结构，延伸到衬底200内。
171.实际应用中，可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺刻蚀形成第三沟槽h3，以显露晶体管的沟道与第一个侧壁相对的另一个侧壁(如图15b所示的侧壁c2)。
172.参见图16a和图16b，执行步骤s100，可以使用湿法刻蚀去除绝缘材料显露的端部，湿法刻蚀过程的刻蚀剂通过第三沟槽h3腐蚀部分绝缘材料，形成第一空腔。
173.在一示例中，参考图16b，导电结构101覆盖沟道的一个侧壁(如图16b中侧壁c1)，栅极结构围绕沟道的另外三个侧壁(如图16b中侧壁c2、c3以及c4)设置，栅极结构和导电结构101彼此隔离。该导电结构101用于接地，从而为沟道积累的碰撞电离产生的电荷提供泄放通道，降低浮体效应对晶体管的影响，稳定晶体管性能。
174.执行步骤s110，形成栅介质层的过程可以包括通过氧化工艺形成栅介质层；或者通过沉积工艺形成栅介质层。在形成栅介质层之后，通过沉积工艺形成覆盖栅介质层的栅极结构。该氧化工艺包括但不限于原位氧化，该沉积工艺包括但不限于物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或其任何组合。
175.应当理解，步骤s10至s110所示的操作不一定按照顺序精确的执行，相反，可以按照任意顺序或者同时处理各种步骤。此外，也可将其他操作步骤添加到这些过程中。
176.本公开实施例中，对于位于绝缘层之上的晶体管，由于体区处于未接触衬底的状态，碰撞电离产生的电荷无法迅速移走，导致出现浮体效应，造成晶体管性能下降。通过设置导电结构覆盖晶体管的沟道的一个侧壁，该导电结构用于接地，从而为体区积累的电荷提供泄放通道，释放沟道中积累的碰撞电离产生的电荷，降低浮体效应对晶体管的影响，稳定晶体管性能。并且，在围绕沟道的另外三个侧壁设置栅极结构，增强栅极结构对晶体管的沟道的控制能力，进一步提升晶体管性能。
177.在一些实施例中，参照图13a和图13b，通过第二沟槽h2，形成覆盖显露的第一个侧壁的导电结构101，包括：
178.在第二沟槽h2中形成半导体填充层；
179.对半导体填充层执行掺杂处理，以形成导电结构101。
180.参见图13a和图13b，本实施例中，第二沟槽h2贯穿掩膜层204、介质层203和堆叠结构，延伸到衬底200内。如图13b所示，第二沟槽h2显露沟道的第一个侧壁c1。
181.实际应用中，可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺刻蚀形成第二沟槽h2。在第二沟槽h2形成后，去除掩膜层204表面的光刻胶pr。
182.这里，导电结构101的导电类型与晶体管的类型不同。例如，晶体管为n型，导电结构101的类型为p型；又例如，晶体管为p型，导电结构101的类型为n型。
183.具体地，晶体管为n型，导电结构101的组成材料包括多晶硅，导电结构101的组成材料还可以包括p掺杂多晶硅。
184.本公开实施例中，通过设置p型的导电结构覆盖n型晶体管的沟道的一个侧壁，该
导电结构用于接地，从而为体区积累的电荷提供泄放通道，释放沟道中积累的碰撞电离产生的电荷，降低浮体效应对n型晶体管的影响，稳定晶体管性能。并且，在围绕沟道的另外三个侧壁设置栅极结构，增强栅极结构对晶体管的沟道的控制能力，进一步提升晶体管性能，从而提高存储单元的存储性能，提高存储器的存储性能。
185.在一些实施例中，参照图16a至图16b，通过第三沟槽h3和第一空腔，依次形成位于沟道的另外三个侧壁的栅介质层和栅极结构，包括：
186.对第三沟槽和第一空腔显露的沟道的侧壁执行氧化处理，形成栅介质层；
187.形成覆盖栅介质层的栅极结构；其中，沿平行于衬底的第二方向，沟道包括第一部分和第二部分，栅介质层覆盖沟道的第一部分；在平行于衬底的平面内，第一部分的投影，位于栅极结构的投影内，第二部分的投影位于栅极结构的投影外；在垂直于衬底的第三方向，第一部分的尺寸小于第二部分的尺寸。
188.形成栅介质层的过程可以包括通过氧化工艺形成栅介质层；或者通过沉积工艺形成栅介质层。在形成栅介质层之后，通过沉积工艺形成覆盖栅介质层的栅极结构。该氧化工艺包括但不限于原位氧化，该沉积工艺包括但不限于物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或其任何组合。
189.具体地，可以通过加热或者加压的方式，在氧氛围中对沟道的裸露的另外三个侧壁(也即如图16b所示的裸露的侧壁c3、c4和c5)进行原位氧化，形成栅介质层。
190.本公开实施例中，在采用氧化处理方式形成栅介质层时，沟道的第一部分中的部分由于氧化处理被消耗，在垂直于衬底100的第三方向(z方向)，第一部分的尺寸小于第二部分的尺寸。
191.在另一示例中，在采用沉积方式形成栅介质层时，在垂直于衬底100的第三方向，沟道的第一部分的尺寸等于第二部分的尺寸(未示出)。
192.在一些实施例中，栅极结构包括：连接层和导电层；其中，连接层位于栅介质层和导电层之间；
193.在形成栅介质层之后，形成覆盖栅介质层的栅极结构，包括：
194.形成覆盖栅介质层的连接层；
195.形成覆盖连接层的导电层；其中，连接层用于增加导电层和栅介质层之间的附着力。
196.参考图1，栅极结构106包括：连接层107和导电层108；其中，连接层107，位于栅介质层105和导电层108之间，栅极结构106用作晶体管的控制栅极，通过控制施加在栅极结构106上的电压，可控制与该栅极结构106相连的晶体管的开启或关闭。这里，以栅极结构106包括两层结构(连接层107和导电层108)进行说明。
197.具体地，导电层108的材料可包括金属(例如钽、钛、钼、钨、铂、铝、铪、钌等)，金属硅化物(例如硅化钛、硅化钴、硅化镍、硅化钽等)或者掺杂多晶硅等导电材料，连接层107的材料包括金属氮化物例如氮化钛、氮化钽等。
198.本公开实施例中，形成覆盖栅介质层105的连接层107；形成覆盖连接层107的导电层108，连接层107用于增加导电层108和栅介质层105之间的附着力，以增强或改善栅极结构106的稳定性，进一步提高栅极结构106对晶体管的控制能力，有利于提高存储器的操作稳定性和可靠性。
199.在一些实施例中，牺牲层201的材料包括硅锗，有源层202的材料包括硅。
200.牺牲层201的材料可以包括锗化硅(sige)等，有源层202的材料可以包括硅(si)、锗(ge)等。有源层202中可以根据需要掺杂一定的杂质离子，杂质离子可为n型杂质离子或p型杂质离子。
201.本公开实施例中，牺牲层201的材料包括硅锗，有源层202的材料包括硅，堆叠结构包括si和sige的堆叠层，由于si和sige的刻蚀选择比较大，可以在后续去除牺牲层的过程中依据刻蚀选择比较容易地去除牺牲层201(sige)。
202.在一些实施例中，制作方法包括：
203.形成存储单元阵列；其中，存储单元阵列包括沿第二方向间隔设置的多个存储单元行，以及沿第三方向间隔设置的多个存储单元列；其中，第二方向平行于衬底，第三方向垂直于衬底，存储单元行包括沿第三方向并列设置的多个存储单元，存储单元列包括沿第二方向并列设置的多个存储单元，存储单元包括晶体管；
204.形成沿第二方向间隔排布的多条字线；其中，字线耦接存储单元行包括多个晶体管的栅极结构；
205.形成沿第三方向间隔排布的多条位线；其中，位线耦接存储单元列包括的多个晶体管的漏极。
206.实际应用中，为了提高存储器的集成度，形成多层的存储单元阵列，存储单元阵列包括多个存储单元行和多个存储单元列，字线与存储单元行中晶体管的栅极结构连接，字线用于提供字线电压，并通过字线电压控制晶体管中沟道的导通或截止。位线与存储单元列中晶体管的漏极连接，位线用于在晶体管导通时，对存储单元执行读取或写入操作。
207.实际应用中，字线和位线的材料包括但不限于钨、钴、铜、铝、多晶硅、掺杂硅、硅化物或其任何组合等。
208.本公开实施例中，形成多层的存储单元阵列的半导体器件，可以提高存储器的集成度。此外，存储单元阵列包括多个存储单元，存储单元包括晶体管，通过设置导电结构覆盖晶体管的沟道的一个侧壁，该导电结构用于接地，释放沟道中积累的碰撞电离产生的电荷，降低浮体效应对晶体管的影响，稳定晶体管性能，从而可以提高存储单元的存储性能，进一步提高存储器的存储性能。
209.在一些实施例中，形成存储单元阵列的步骤包括：
210.形成与晶体管耦接的电容；其中，电容包括第一电极板、极间介质层和第二电极板；第一电极板与晶体管的源极接触，极间介质层电隔离第一电极板和第二电极板。
211.这里，以动态随机存取存储器(dynamic random access memory，dram)为例进行说明。通常，dram的存储单元包括1个晶体管t(transistor)和1个电容c(capacitance)(1t1c)的存储单元架构，电容c用于存储写入的数据。
212.形成与晶体管耦接的电容，形成电容的过程包括依次形成第一电极板、极间介质层和第二电极板。在一示例中，第一电极板与源极接触，极间介质层电隔离第一电极板和第二电极板，第二电极板耦接参考电压端，参考电压可以为地电压，也可以包括其它电压。在另一示例中，第二电极板与源极接触，极间介质层电隔离第一电极板和第二电极板，第一电极板耦接参考电压端。
213.本公开实施例中，对于dram存储器，dram的存储单元包括1个晶体管t和1个电容c
的存储单元架构，电容c用于存储写入的数据，通过设置导电结构覆盖晶体管t的沟道的一个侧壁，该导电结构用于接地，释放沟道中积累的碰撞电离产生的电荷，降低浮体效应对晶体管的影响，稳定晶体管性能，从而可以提高1t1c架构的存储单元的存储性能，进一步提高dram存储器的存储性能。
214.在一些实施例中，形成与晶体管耦接的电容，包括：
215.形成第一电极板；其中，第一电极板的形状包括圆筒形，圆筒形的第一电极板的轴向平行于第一方向，第一方向平行于衬底；
216.形成覆盖第一电极板的极间介质层；
217.形成覆盖极间介质层的第二电极板；其中，第二电极板的形状包括圆筒形，圆筒形的第二电极板的轴向平行于第一方向，圆筒形的第二电极板的半径小于圆筒形的第一电极板的半径。
218.实际应用中，可以通过蚀刻工艺形成电容孔，可以用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等工艺形成。在电容孔中形成圆筒形的第一电极板；在第一电极板上形成极间介质层。可通过一种或多种沉积工艺依次形成所述第一电极板和极间介质层，该工艺包括但不限于物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或其任何组合。例如，可以通过原子层沉积工艺形成第一电极板和极间介质层。
219.这里，第一电极板的材料可以是金属材料或者半导体导电材料，例如，铜、钴、钨、掺杂硅、多晶硅或其任何组合等。极间介质层的材料可以是介电材料，例如二氧化硅，氧化铝等。
220.实际应用中，形成第二电极板的过程可参考形成第一电极板的过程。形成第二电极板的工艺包括但不限于物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或其任何组合。例如，可以通过原子层沉积工艺形成第二电极板。实际应用中，第二电极板的材料可以是金属材料或者半导体导电材料，例如，铜、钴、钨、钼、掺杂硅、多晶硅或其任何组合等。
221.在另一实施例中，电容的形状还包括平面形，平面形的电容包括依次堆叠的第一电极板、极间介质层和第二电极板；其中，第一电极板、极间介质层和第二电极板之间相互平行。可以理解的是，在第一电极板和第二电极板的相对面积一定的情况下，圆筒形的电容相较于平面形的电容的所占空间更小，有利于进一步提高存储器的集成度。基于此，实际应用中，采用圆筒形的电容。
222.本公开实施例提供的半导体器件的制作方法制作出的半导体器件与上述实施例中的半导体器件类似，对于本公开实施例未详尽披露的技术特征，请参照上述半导体器件的实施例进行理解，此处不再赘述。
223.以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。