超级结器件的制造方法、超级结器件、芯片和电路与流程

1.本发明涉及半导体技术领域，具体地，涉及一种超级结器件的制造方法、一种超级结器件、一种芯片和一种电路。


背景技术：

2.功率半导体器件广泛应用于手机、电脑、照明及液晶电视机等消费电子产品的电源或适配器中。传统的功率半导体器件存在击穿电压与导通电阻的矛盾，即功率半导体器件的导通电阻由于受击穿电压的限制而存在一个极限，为了打破这种限制，超级结器件出现了。
3.超级结由交替排列的p型半导体薄层（简称p柱）和n型半导体薄层（简称n柱）组成。该结构能够在截止状态下在较低电压时通过将p柱和n柱耗尽实现电荷补偿，从而使p柱和n柱能够在较高掺杂浓度下实现高的击穿电压，同时又能获得低的导通电阻，突破了传统的功率器件的理论极限。
4.现有技术中，超级结器件的主流工艺是深沟槽单次外延填充技术，该技术采用在n型外延层上进行单次深沟槽刻蚀并单次填充p型外延层的工艺来获得交替排列的p柱和n柱。由于深沟槽刻蚀难度大，通过刻蚀形成的沟槽侧壁通常具有一定的倾角，导致最终p柱为上宽下窄的倒梯形轮廓，超级结很难实现电荷完全平衡导致无法获得预期的击穿电压。


技术实现要素：

5.针对现有技术中深沟槽刻蚀难度大，超级结无法实现电荷平衡的技术问题，本发明提供了一种超级结器件的制造方法、一种超级结器件、一种芯片和一种电路，采用该方法能够保证超级结实现电荷平衡，准确控制击穿电压。
6.为实现上述目的，本发明第一方面提供的一种超级结器件的制造方法，该方法包括以下步骤：提供具有外延层的衬底，所述衬底和所述外延层具有第一导电类型，且所述衬底为重掺杂；在所述外延层的上表面定义刻蚀区域；根据所述刻蚀区域，利用刻蚀工艺在所述外延层内形成沟槽；通过外延填充在所述沟槽内形成具有第二导电类型的填充区，所述填充区与相邻的外延层区域构成超级结，其中，所述填充区的杂质浓度按照由下至上的方向依次递减；形成栅极和体区，所述体区位于所述填充区的顶部，所述栅极位于所述外延层的上表面并覆盖部分体区。
7.进一步地，所述填充区包括由下至上的至少两个子填充区，下方的子填充区的杂质浓度大于上方的子填充区的杂质浓度。
8.进一步地，所述通过外延填充在所述沟槽内形成具有第二导电类型的填充区，包括：根据所述沟槽的宽度、深度和所述外延层的杂质浓度确定每一子填充区的设计深度和设计杂质浓度；根据每一子填充区的设计深度和设计杂质浓度依次外延填充所述沟槽。
9.进一步地，所述根据每一子填充区的设计深度和设计杂质浓度依次外延填充所述沟槽，包括：根据每一子填充区的设计深度和设计杂质浓度对所述沟槽进行外延填充形成
对应的初始子填充区，初始子填充区的填充深度大于对应的设计深度，且初始子填充区的上表面为平面；将初始子填充区的深度减薄至对应的设计深度。
10.进一步地，所述将初始子填充区的深度减薄至对应的设计深度，包括：利用干法刻蚀对初始子填充区进行刻蚀，将初始子填充区的深度减薄至对应的设计深度。
11.进一步地，所述在所述外延层的上表面定义刻蚀区域，包括：在所述外延层的上表面形成氧化硅层；在所述氧化硅层的表面形成光刻胶层并定义刻蚀窗口；通过所述刻蚀窗口对所述氧化硅层进行刻蚀，以定义所述刻蚀区域。
12.进一步地，所述根据所述刻蚀区域，利用刻蚀工艺在所述外延层内形成沟槽，包括：根据所述刻蚀区域，通过干法刻蚀工艺在所述外延层内形成沟槽。
13.本发明第二方面提供一种超级结器件，包括：衬底、外延层、栅极、体区以及所述外延层上的超级结，所述超级结通过上文所述的超级结的制造方法制作而成，所述体区位于所述填充区的顶部，所述栅极位于所述外延层的上表面并覆盖部分体区。
14.本发明第三方面提供一种芯片，该芯片包括上文所述的超级结器件。
15.本发明第四方面提供一种电路，该电路包括上文所述的超级结器件。
16.通过本发明提供的技术方案，本发明至少具有如下技术效果：本发明的超级结器件的制造方法，先提供具有外延侧衬底，在外延层的上表面定义刻蚀区域，利用刻蚀工艺在所述外延层内形成沟槽，通过多次外延在沟槽内形成填充区，填充区与相邻的外延层区域构成超级结，最后形成栅极和体区得到最终的超级结器件。通过本发明提供的方法，能够保证超级结实现电荷平衡，准确控制击穿电压。
17.本发明的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
18.附图是用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施例，但并不构成对本发明实施例的限制。在附图中：图1为本发明实施例提供的超级结器件的制造方法的流程图；图2为本发明实施例提供的超级结器件的制造方法中形成的光刻胶层的剖面图；图3为本发明实施例提供的超级结器件的制造方法中形成的硬掩膜层的剖面图；图4为本发明实施例提供的超级结器件的制造方法中形成的沟槽的剖面图；图5为本发明实施例提供的超级结器件的制造方法中形成的第一初始子填充区的剖面图；图6为本发明实施例提供的超级结器件的制造方法中形成的第一子填充区的剖面图；图7为本发明实施例提供的超级结器件的制造方法中形成的第二子填充区的剖面图；图8为本发明实施例提供的超级结器件的制造方法中形成的第三子填充区的剖面图；图9为本发明实施例提供的超级结器件的制造方法中形成的填充区的剖面图；图10为本发明实施例提供的超级结器件的制造方法中形成的超级结器件的剖面
图。
19.附图标记说明1-衬底；2-外延层；3-氧化硅层；4-光刻胶层；5-沟槽；6-第一初始子填充区；7-第一子填充区；8-第二子填充区；9-第三子填充区；10-填充区；11-体区；12-栅极。
具体实施方式
20.以下结合附图对本发明实施例的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明实施例，并不用于限制本发明实施例。
21.需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
22.在本发明中，在未作相反说明的情况下，使用的方位词如“上、下、顶、底”通常是针对附图所示的方向而言的或者是针对竖直、垂直或重力方向上而言的各部件相互位置关系描述用词。
23.下面将参考附图并结合实施例来详细说明本发明。
24.请参考图1-图10，本发明实施例提供一种超级结器件的制造方法，该方法包括以下步骤：s101：提供具有外延层的衬底，所述衬底和所述外延层具有第一导电类型，且所述衬底为重掺杂；s102：在所述外延层的上表面定义刻蚀区域；s102：根据所述刻蚀区域，利用刻蚀工艺在所述外延层内形成沟槽；s104：通过外延填充在所述沟槽内形成具有第二导电类型的填充区，所述填充区与相邻的外延层区域构成超级结，其中，所述填充区的杂质浓度按照由下至上的方向依次递减；s105：形成栅极和体区，所述体区位于所述填充区的顶部，所述栅极位于所述外延层的上表面并覆盖部分体区。
25.首先执行步骤s101：提供具有外延层2的衬底1，所述衬底2和所述外延层1具有第一导电类型，且所述衬底1为重掺杂。
26.具体地，本发明实施方式中，先提供衬底1，衬底1为硅衬底、硅锗衬底、绝缘体上硅衬底、绝缘体上锗衬底其中的一种。在本实施例中，衬底1为n型重掺杂硅衬底。本领域的技术人员可以根据待形成的半导体器件性能选择衬底1的类型，因此衬底的类型不应过分限制本发明的保护范围。然后在衬底1的上表面生长n型外延层2。
27.s102：在所述外延层2的上表面定义刻蚀区域。
28.进一步地，所述在所述外延层2的上表面定义刻蚀区域，包括：在所述外延层2的上表面形成氧化硅层3；在所述氧化硅层3的表面形成光刻胶层4并定义刻蚀窗口；通过所述刻蚀窗口对所述氧化硅层3进行刻蚀，以定义所述刻蚀区域。
29.请参考图2、图3，具体地，本发明实施方式中，在外延层2的上表面形成一层氧化硅层3，再在氧化硅层3上表面形成光刻胶层4，通过刻蚀工艺在光刻胶层4上形成刻蚀窗口，以光刻胶层4为掩膜对氧化硅层3进行干法刻蚀，刻蚀至外延层2的表面暴露后去除光刻胶层4，将刻蚀后的氧化硅层3作为硬掩膜层。
30.s103：根据所述刻蚀区域，利用刻蚀工艺在所述外延层2内形成沟槽5。
31.进一步地，所述根据所述刻蚀区域，利用刻蚀工艺在所述外延层2内形成沟槽5，包括：根据所述刻蚀区域，通过干法刻蚀工艺在所述外延层2内形成沟槽5。
32.请参考图4，具体地，本发明实施方式中，以刻蚀后的氧化硅层3作为硬掩膜，对外
延层2进行单次干法刻蚀形成沟槽5。
33.s104：通过外延填充在所述沟槽5内形成具有第二导电类型的填充区9，所述填充区9与相邻的外延层区域构成超级结，其中，所述填充区9的杂质浓度按照由下至上的方向依次递减。
34.进一步地，所述填充区9包括由下至上的至少两个子填充区，下方的子填充区的杂质浓度大于上方的子填充区的杂质浓度。
35.进一步地，所述通过外延填充在所述沟槽5内形成具有第二导电类型的填充区9，包括：根据所述沟槽5的宽度、深度和所述外延层区域的杂质浓度确定每一子填充区的设计深度和设计杂质浓度；根据每一子填充区的设计深度和设计杂质浓度依次外延填充所述沟槽5。
36.进一步地，所述根据每一子填充区的设计深度和设计杂质浓度依次外延填充所述沟槽5，包括：根据每一子填充区的设计深度和设计杂质浓度对所述沟槽5进行外延填充形成对应的初始子填充区，初始子填充区的填充深度大于对应的设计深度，且初始子填充区的上表面为平面；将初始子填充区的深度减薄至对应的设计深度。
37.进一步地，所述将初始子填充区的深度减薄至对应的设计深度，包括：利用干法刻蚀对初始子填充区进行刻蚀，将初始子填充区的深度减薄至对应的设计深度。
38.请参考图4，具体地，本发明实施方式中，填充区10的杂质浓度按照由下至上的方向依次递减。通过外延填充形成杂质浓度渐变的填充区10，能够保证填充区10与相邻的外延层区域在竖直方向的任意位置均能保持电荷平衡，有利于击穿电压的控制。填充区10由下至上包括多个子填充区，下方的子填充区的杂质浓度大于上方的子填充区的杂质浓度。
39.请参考图5，沟槽5刻蚀完成之后，确定沟槽5的宽度、深度和相邻的外延层区域的杂质浓度、宽度，根据以上数据将沟槽5划分为多个子填充区，并确定每一子填充区的设计深度和设计杂质浓度。本领域技术人员可以根据实际情况对沟槽5进行划分，包括子填充区的数量和每一子填充区的设计深度。本实施例中，填充区10包括第一子填充区7、第二子填充区8和第三子填充区9三个深度一致的子填充区。划分多个子填充区之后，确定每一子填充区的中位线的宽度，将该宽度确定为该子填充区的宽度。根据相邻的外延层区域的宽度、杂质浓度和子填充区的中位线宽度确定该子填充区的设计杂质浓度n
p
，n
p
=wn×nn
/w
p
，其中n
p
是子填充区的设计杂质浓度、w
p
是子填充区的中位线宽度、wn是相邻的外延层区域的宽度、nn是相邻的外延层区域的杂质浓度。
40.然后根据子填充区的设计深度和设计杂质浓度对沟槽5进行第一次外延填充，在沟槽5内外延填充p型硅形成第一初始子填充区6，第一初始子填充区6的填充深度大于第一子填充区7的设计深度。由于在外延填充时，沟槽5的底部和两边的侧壁会同时生长外延，在外延过程中会出现细长的深槽，而刻蚀也是同步对侧壁和底部刻蚀，如果对具有细长深槽的初始子填充区6进行刻蚀，则初始子填充区6的两个侧壁和底部会同步刻蚀，形成的子填充区的上表面不是平面，形成下一子填充区后，该子填充区与下一子填充区的接触面具有不同的填充浓度，不易控制子填充区和相邻的外延层区域的电荷平衡，因此在外延时将细长的深槽继续填充，形成上表面为平面的初始子填充区6之后再对初始子填充区6进行干法刻蚀，将第一初始子填充区6的深度减薄至设计深度形成第一子填充区7。本实施例中将沟槽5填充完全形成第一初始子填充区6，然后再将第一初始子填充区6的深度减薄至设计深
度形成第一子填充区7。形成第一子填充区7后，接着按照上述方法依次形成如图8、图9所示的第二子填充区8和第三子填充区9。多个子填充区之间的杂质浓度相差（即（n
n-1-nn）/nn，nn为位于上方的第n个子填充区的杂质浓度，n
n-1
为位于下方的第n-1个子填充区的杂质浓度）8%~12%，这样能够保证填充区电荷平衡的同时，减少填充次数，降低制造成本。优选地，在形成最后的第三子填充区9时，可以通过干法刻蚀减薄达到设计深度，也可以通过化学机械研磨减薄达到设计深度，化学机械研磨能够将第三子填充区9的表面研磨的比较平整，精确控制子填充区的深度。
41.最后执行步骤s105：形成栅极12和体区11，所述体区11位于所述填充区10的顶部，所述栅极12位于所述外延层2的上表面并覆盖部分体区11。
42.请参考图10，具体地，本发明实施方式中，通过湿法刻蚀去除氧化硅层3，形成栅极12和体区11，体区11位于填充区10的顶部，栅极12包括栅氧和多晶硅栅，位于外延层2的上表面并覆盖部分体区11。
43.根据本发明提供的超级结器件的制造方法，将深沟槽单次外延填充工艺进行优化，将深沟槽刻蚀后的外延填充工艺由传统的单次填充外延形成单一浓度的p柱改为多次填充浓度不同的外延形成自上向下浓度逐渐加深的p柱。基于刻蚀形成的深沟槽呈现上宽下窄的倒梯形轮廓，本发明的超级结器件的制造方法能够使p柱在宽度较窄处拥有较高的杂质浓度，宽度较宽处拥有较低的杂质浓度。该p柱结构能够使不同深度处的p柱和n柱都能更好的实现电荷平衡，从而使超结器件能够获得符合预期的击穿电压。
44.请参考图10，本发明第二方面提供一种超级结器件，包括：衬底1、外延层2、栅极12、体区11以及所述外延层2上的超级结，所述超级结通过上文所述的超级结的制造方法制作而成，所述体区11位于所述填充区10的顶部，所述栅极12位于所述外延层2的上表面并覆盖部分体区11。
45.本发明第三方面提供一种芯片，该芯片包括上文所述的超级结器件。
46.本发明第四方面提供一种电路，该电路包括上文所述的超级结器件。
47.以上结合附图详细描述了本发明的优选实施方式，但是，本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种简单变型，这些简单变型均属于本发明的保护范围。
48.另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本发明对各种可能的组合方式不再另行说明。
49.此外，本发明的各种不同的实施方式之间也可以进行任意组合，只要其不违背本发明的思想，其同样应当视为本发明所公开的内容。