半导体元件及其制备方法与流程

本申请案主张美国第17/541,845号及第17/543,914号专利申请案的优先权(即优先权日为“2021年12月3日”及“2021年12月7日”)，其内容以全文引用的方式并入本文中。本公开关于一种半导体元件及该半导体元件的制备方法。特别是有关于一种具有一低栅极高度的半导体元件。

背景技术：

1、金属氧化物半导体场效晶体管(mosfets)通常使用在存储器元件中，包括动态随机存取存储器(dram)元件。一mosfet的制作技术通常包含提供一栅极结构在一半导体基底上以界定一通道区；以及形成源极及漏极区在该通道区的相对两侧上。

2、当dram元件尺寸缩减时，寄生电容(例如外缘电容、栅极到栓塞电容、栓塞到栓塞电容)以及寄生电阻变得显著，因此降低元件效能。

3、此外，当缩减通道长度时，可能发生短通道效应(例如一冲穿现象(punch throughphenomenon))。由于短通道效应，所以一dram元件可能会遇到关于栅极无法充分控制通道区的开启与关闭状态的问题，并且可能会出现电子特性的变异。

4、上文的“先前技术”说明仅提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

技术实现思路

1、本公开的一实施例提供一种半导体元建。该半导体元件包括一基底，具有一表面。该表面具有一第一部分以及一第二部分，该第二部分从该第一部分突伸。该半导体元件亦包括一介电层，设置在该第二部分上；以及一栅极导电层，设置在该介电层上。

2、本公开的另一实施例提供一种半导体元件。该半导体元件包括一基底，具有一第一表面以及一第二表面，该第二表面从该基底的该第一表面突伸。该半导体元件亦包括一栅极氧化物层，设置在该基底的该第二表面上；以及一第一间隙子，设置在该基底的该第一表面上。该第一间隙子接触该基底与该栅极氧化物层。

3、本公开的再另一实施例提供一种半导体元件的制备方法。该方法包括设置一介电层在一基底上；设置一栅极导电层在该介电层上；以及形成该基底的一表面以与该介电层的一侧表面以及该栅极导电层的一侧表面大致呈共面。

4、借由形成一栅极结构(包括一栅极导电层以及一介电层)在一基底的一升高部分(elevated portion)上，则升起该栅极导电层，可缩减该栅极导电层的高度，同时该栅极结构的高度大致上维持不变。相较于一现有结构(例如该栅极结构并未升起且该栅极导电层的高度较大)，该栅极导电层的缩减高度可避免或降低不必要的寄生电容。此外，由于该基底具有一升起部分且并升起该栅极导电层，所以增加有效的通道长度并可减少短通道效应。

5、上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求书标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求书所界定的本公开的精神和范围。

技术特征：

1.一种半导体元件，包括：

2.如权利要求1所述的半导体元件，其中该第一部分与该第二部分大致呈平行。

3.如权利要求1所述的半导体元件，其中该介电层的一侧表面大致与该栅极导电层的一侧表面大致呈共面。

4.如权利要求3所述的半导体元件，其中该基底的该表面还包括一第三部分，延伸在该第一部分与该第二部分之间，其中该第三部分大致与该介电层的该侧表面以及该栅极导电层的该侧表面呈共面。

5.如权利要求4所述的半导体元件，还包括一第一间隙子，接触该基底的该表面的该第三部分。

6.如权利要求5所述的半导体元件，其中该第一间隙子还接触该介电层的该侧表面以及该栅极导电层的该侧表面。

7.如权利要求5所述的半导体元件，其中该第一间隙子还接触该基底的该表面的该第一部分。

8.如权利要求5所述的半导体元件，还包括一第二间隙子，接触该第一间隙子。

9.如权利要求8所述的半导体元件，其中该第二间隙子还接触该基底的该表面的该第一部分。

10.如权利要求8所述的半导体元件，其中该第一间隙子设置在该基底的该表面的该第三部分与该第二间隙子之间。

11.如权利要求5所述的半导体元件，还包括一罩盖层，设置在该栅极导电层上。

12.如权利要求11所述的半导体元件，其中该第一间隙子延伸在该罩盖层与该基底的该表面的该第一部分之间。

13.如权利要求1所述的半导体元件，还包括一轻度掺杂区，从该基底的该表面的该第一部分部分暴露。

14.如权利要求13所述的半导体元件，还包括一重度掺杂区，设置在该轻度掺杂区中，且从该基底的该表面的该第一部分部分暴露。

15.一种半导体元件的制备方法，包括：

16.如权利要求15所述的制备方法，还包括沉积一罩盖层在该栅极导电层上。

17.如权利要求15所述的制备方法，还包括沉积一第一间隙子在该基底的该表面、该介电层的该侧表面以及该栅极导电层的该侧表面上。

18.如权利要求17所述的制备方法，还包括形成一轻度掺杂区在该基底中。

19.如权利要求18所述的制备方法，还包括设置一第二间隙子在该基底的该表面上。

20.如权利要求19所述的制备方法，还包括形成一重度掺杂区在该基底中。

21.一种半导体元件，包括：

22.如权利要求21所述的半导体元件，其中该栅极氧化物层与该基底的该第一表面分隔开。

23.如权利要求21所述的半导体元件，其中该基底的该第一表面与该基底的该第二表面大致呈平行。

24.如权利要求21所述的半导体元件，其中该栅极氧化物层的一侧表面大致与该基底的一第三表面呈共面，该第三表面延伸在该基底的该第一表面与该基底的该第二表面之间。

25.如权利要求21所述的半导体元件，还包括一栅极导电层，设置在该栅极氧化物层上，其中该第一间隙子还接触该栅极导电层。

26.如权利要求21所述的半导体元件，还包括一罩盖层，设置在该栅极导电层上，其中该第一间隙子延伸在该罩盖层与该基底的该第一表面之间。

27.如权利要求21所述的半导体元件，还包括一第二间隙子，接触该第一间隙子。

28.如权利要求27所述的半导体元件，其中该第二间隙子设置在该基底的该第一表面上。

29.如权利要求27所述的半导体元件，其中该第一间隙子设置在该栅极氧化物层与该第二间隙子之间。

30.如权利要求27所述的半导体元件，还包括一轻度掺杂区，从该基底的该第一表面部分暴露，并接触该第一间隙子与该第二间隙子。

31.如权利要求30所述的半导体元件，其中该轻度掺杂区从该基底的该第二表面部分暴露。

32.如权利要求30所述的半导体元件，还包括一重度掺杂区，设置在该轻度掺杂区中，并从该基底的该第一表面部分暴露。

33.一种半导体元件的制备方法，包括：

34.如权利要求33所述的制备方法，还包括形成一栅极导电层在该栅极氧化物层上，其中该第一间隙子还接触该栅极导电层。

35.如权利要求33所述的制备方法，还包括形成一罩盖层在该栅极导电层上，其中该第一间隙子延伸在该罩盖层与该基底的该第一表面之间。

36.如权利要求33所述的制备方法，还包括形成一第二间隙子以接触该第一间隙子。

37.如权利要求36所述的制备方法，其中该第二间隙子在该基底的该第一表面上。

38.如权利要求36所述的制备方法，其中该第一间隙子在该栅极氧化物层与该第二间隙子之间。

39.如权利要求36所述的制备方法，还包括形成一轻度掺杂区而从该基底的该第一表面部分暴露并接触该第一间隙子与该第二间隙子。

40.如权利要求39所述的制备方法，还包括形成一种度掺杂区在该轻度掺杂区中并从该基底的该第一表面部分暴露。

技术总结
本公开提供一种半导体元件及该半导体元件的制备方法。该半导体元件包括一基底，该基底具有一表面。该表面具有一第一部分以及一第二部分，该第二部分从该第一部分突伸。该半导体元件亦包括一介电层以及一栅极导电层，该介电层设置在该第二部分上，该第二栅极导电层设置在该介电层上。

技术研发人员：蔡镇宇
受保护的技术使用者：南亚科技股份有限公司
技术研发日：
技术公布日：2024/1/13