半导体存储装置及其形成方法与流程

1.本发明涉及存储器领域，尤其涉及一种半导体存储装置及其形成方法。


背景技术：

2.动态随机存取存储器(dynamic random access memory，dram)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
3.现有的动态随机存取存储器(dram)中的晶体管在关闭状态下仍存在漏电流的问题。


技术实现要素：

4.本技术一些实施例提供了一种半导体存储装置，包括：
5.衬底；
6.悬浮于所述衬底上方的纳米线结构，所述纳米线结构包括沟道区和分别位于沟道区两端的源区和漏区，所述漏区的尺寸小于源区的尺寸，所述源区、漏区和沟道区的掺杂类型相同；
7.环绕所述沟道区的字线结构；
8.与所述漏区连接的位线，与所述源区连接的电容结构。
9.在一些实施例中，所述漏区的尺寸小于所述沟道区的尺寸，所述沟道区的尺寸小于所述源区的尺寸。
10.在一些实施例中，所述纳米线结构的尺寸从漏区向源区的方向呈直线状、弧线状或阶梯状逐渐增大。
11.在一些实施例中，所述纳米线结构的沟道区、源区和漏区呈不同尺寸的圆柱体形状或者椭圆片状形状。
12.在一些实施例中，所述纳米线结构呈“喇叭状”。
13.在一些实施例中，所述源区的尺寸为源区的直径，所述漏区的尺寸为漏区的直径，所述源区的直径与所述漏区的直径的差值至少大于10nm。
14.在一些实施例中，所述漏区的直径为4nm－20nm，所述源区的直径为15nm－50nm。
15.在一些实施例中，所述纳米线结构的材料为si或者sige。
16.在一些实施例中，所述纳米线结构的两端通过位于衬底表面的牺牲层支撑使得所述纳米线结构呈水平悬空在衬底上，所述纳米线结构至少为一层。
17.在一些实施例中，所述电容结构与所述呈水平悬空的纳米线结构的源区连接。
18.在一些实施例中，所述纳米线结构呈竖直悬空在衬底上，所述源区位于所述纳米线结构的上端，所述漏区位于所述纳米线结构的下端，所述漏区与所述衬底接触，并支撑所
述纳米线结构，使得所述纳米线结构呈竖直悬空在衬底上。
19.在一些实施例中，所述电容结构与所述呈竖直悬空的纳米线结构的源区连接。
20.在一些实施例中，所述字线结构包括位于所述沟道区表面且环绕所述沟道区的栅介质层和位于所述栅介质层表面且环绕所述沟道区的栅电极。
21.本技术另一些实施例还提供了一种半导体存储装置的形成方法，包括：
22.提供衬底；
23.在所述衬底上形成纳米线结构，所述纳米线结构悬空在所述衬底上，所述纳米线结构包括沟道区和分别位于沟道区两端的源区和漏区，所述漏区的尺寸小于源区的尺寸，所述源区、漏区和沟道区的掺杂类型相同；
24.形成环绕所述纳米线结构的沟道区的字线结构，
25.制备位线以及电容结构，其中，所述漏区与位线连接，所述源区与电容结构连接。
26.在一些实施例中，所述纳米线结构的两端通过位于衬底表面的牺牲层支撑使得所述纳米线结构呈水平悬空在衬底上，所述纳米线结构至少为一层。
27.在一些实施例中，所述纳米线结构的形成过程包括：在所述衬底上形成牺牲层和半导体层交替层叠的叠层结构；形成贯穿所述叠层结构的若干平行的沟槽，相邻所述沟槽之间剩余的若干层半导体层形成若干层初始纳米线结构；去除若干层初始纳米线结构之间部分牺牲层，剩余的牺牲层使得所述初始纳米线结构悬空；对所述初始纳米线结构进行刻蚀处理，形成所述纳米线结构，所述纳米线结构包括沟道区和分别位于沟道区两端的源区和漏区，所述漏区的尺寸小于源区的尺寸，且在进行所述刻蚀处理时，刻蚀气体从所述衬底上方与所述衬底呈一锐角的方向输入，使得所述刻蚀气体从所述初始纳米线待形成漏区的一端流向所述初始纳米线待形成源区的一端。
28.在一些实施例中，所述刻蚀处理采用的刻蚀气体为氟化氢气体及氨气，所述刻蚀气体的输入方向与所述衬底之间的锐角为30－50度，所述刻蚀气体的流量为1slm－10slm，腔室温度为30－50摄氏度。
29.在一些实施例中，所述纳米线结构的形成过程包括：在所述衬底上形成牺牲层和半导体层交替层叠的叠层结构，且所述半导体层的厚度从一端到另一端的厚度逐渐增大；形成贯穿所述叠层结构的若干平行的沟槽，相邻所述沟槽之间剩余的若干层半导体层形成若干层初始纳米线结构，所述初始纳米线结构从一端到另一端的厚度逐渐增大；去除若干层初始纳米线结构之间部分牺牲层，剩余的牺牲层使得所述初始纳米线结构悬空；进行退火处理，使得所述初始纳米线结构的表面圆弧化，形成所述纳米线结构，所述纳米线结构包括沟道区和分别位于沟道区两端的源区和漏区，所述漏区的尺寸小于源区的尺寸。
30.在一些实施例中，形成与所述呈水平悬空的纳米线结构的源区连接的电容结构。
31.在一些实施例中，所述纳米线结构呈竖直悬空在衬底上，所述源区位于所述纳米线结构的上端，所述漏区位于所述纳米线结构的下端，所述漏区与所述衬底接触，并支撑所述纳米线结构，使得所述纳米线结构呈竖直悬空在衬底上。
32.在一些实施例中，所述纳米线结构的形成过程包括：在所述衬底上形成牺牲层；刻蚀所述牺牲层，在所述牺牲层中形成至少一个第一通孔，所述第一通孔下端的尺寸小于所述第一通孔上端的尺寸；在所述第一通孔中填充满半导体材料，形成竖直悬空的纳米线结构，所述纳米线结构下端的尺寸小于所述纳米线结构上端的尺寸；去除所述牺牲层。
33.在一些实施例中，形成与所述呈竖直悬空的纳米线结构的源区连接的电容结构。
34.在一些实施例中，所述纳米线结构呈“喇叭状”。
35.在一些实施例中，所述源区的尺寸为源区的直径，所述漏区的尺寸为漏区的直径，所述源区的直径与所述漏区的直径的差值至少大于10nm。
36.在一些实施例中，所述漏区的直径为4nm－20nm，所述源区的直径为15nm－50nm。
37.在一些实施例中，所述纳米线结构的沟道区、源区和漏区呈不同尺寸的圆柱体形状或者椭圆片状形状。
38.本技术前述一些实施例中的半导体存储装置，包括：衬底；悬浮于所述衬底上方的纳米线结构，所述纳米线结构包括沟道区和分别位于沟道区两端的源区和漏区，所述漏区的尺寸小于源区的尺寸，所述源区、漏区和沟道区的掺杂类型相同；环绕所述沟道区的字线结构；与所述漏区连接的位线，与所述源区连接的电容结构。本技术半导体存储装置的前述特定结构的无结型场效应晶体管处于关态时，减小沟道区到漏区的漏电流。
附图说明
39.图1－8为本发明一些实施例中半导体存储装置形成过程的结构示意图；
40.图9－14为本发明另一些实施例中半导体存储装置形成过程的结构示意图。
具体实施方式
41.如背景技术所言，现有的动态随机存取存储器(dram)中的晶体管在关闭状态下仍存在漏电流的问题。
42.研究发现，现有dram器件中晶体管常会采用全包围栅无结型场效应晶体管，全包围栅无结型场效应晶体管一般包括：柱状纳米线，所述柱状纳米线包括沟道区和位于沟道区两端的源区和漏区，所述沟道区、源区和漏区的掺杂类型相同，比如都为n型或p型；环绕所述沟道区的栅极结构。全包围栅无结型场效应晶体管工作时，沟道内的多数载流子在圆柱体沟道内而非表面由源极到达漏极，通过控制栅极偏置电压使器件沟道内的多数载流子累计或者耗尽，可以调制沟道导电进而控制沟道电流。当栅极偏置电压大到将柱状沟道靠近漏极某一截面处的载流子完全耗尽时，沟道电阻变成准无限大，器件处于关闭状态。由于无结型场效应晶体管是一种多数载流子器件，需要对柱状纳米线进行高掺杂浓度来增加通态电流。然而，高掺杂浓度的柱状纳米线中漏区、沟道区和源区的尺寸是相同的，这就使得高掺杂浓度的柱状纳米线中沟道和漏极中的价带和导带之间产生了重叠，重叠导致电子从沟道的价带隧穿到漏区的导带，产生带间隧穿，在关态(off)下，它会导致一个显著的漏电流。
43.为此，本发明提供了一种半导体存储装置及其形成方法，能防止关态下漏电流的产生。
44.为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
45.本技术一些实施例首先提供了一种半导体存储装置，结合参考1和图2，包括：
46.衬底201；
47.悬浮于所述衬底201上方的纳米线结构204，所述纳米线结构204包括沟道区205和分别位于沟道区205两端的源区207和漏区206(参考图1)，所述漏区206的尺寸小于源区207的尺寸，所述源区207、漏区206和沟道区205的掺杂类型相同；
48.环绕所述沟道区的字线结构208(参考图1)；
49.与所述漏区206连接的位线(图中未示出)，与所述源区207连接的电容结构(图中未示出)。
50.具体的，所述衬底201的材料可以为单晶硅(si)、单晶锗(ge)、或硅锗(gesi)、碳化硅(sic)；也可以是绝缘体上硅(soi)，绝缘体上锗(goi)；或者还可以为其它的材料，例如砷化镓等ⅲ－
ⅴ
族化合物。
51.所述纳米线结构204的材料为si或者sige。所述纳米线结构204包括沟道区205和分别位于沟道区205两端的源区207和漏区206，所述源区207、漏区206和沟道区205的掺杂类型相同，字线结构208环绕所述沟道区，因而本技术的半导体存储装置中的晶体管为全包围栅无结型场效应晶体管，且由于所述漏区206的尺寸小于源区207的尺寸，本技术的特定结构的无结型场效应晶体管处于关态时，减小沟道区205到漏区206的漏电流。
52.所述源区207、漏区206和沟道区205中掺杂的杂质离子为n型杂质离子或p型杂质离子。在一些实施例中，p型杂质离子为硼、镓、铟其中的一种或几种，n型杂质离子包括磷、砷、锑其中的一种或几种。
53.所述漏区206的尺寸小于源区207的尺寸是指所述漏区206的平均尺寸小于所述漏区的平均尺寸，或者指所述漏区206最大处的尺寸小于所述源区207最小处的尺寸。
54.在一实施例中，所述漏区206的尺寸小于所述沟道区205的尺寸，所述沟道区205的尺寸小于所述源区207的尺寸。
55.在一些实施例中，所述纳米线结构204的尺寸从漏区206向源区207的方向呈直线状、弧线状或阶梯状逐渐增大。具体的，所述在从漏区206指向源区207的方向，所述漏区206的尺寸从一端呈直线状、弧线状或阶梯状逐渐增大到与所述沟道区205连接的一端，所述沟道区205的尺寸从与所述漏区206连接的一端呈直线状、弧线状或阶梯状逐渐增大到与所述源区207连接的一端，所述源区207的尺寸从与所述沟道区205连接的一端呈直线状、弧线状或阶梯状逐渐增大到与尾端。
56.在一些实施例中，所述纳米线结构204的沟道区205、源区207和漏区206呈不同尺寸的圆柱体形状或者椭圆片状形状。
57.本实施例中，所述纳米线结构204呈“喇叭状”。所述源区207的尺寸为源区207的直径，所述漏区206的尺寸为漏区206的直径，所述源区207的直径与所述漏区206的直径的差值至少大于10nm，使得该特定形状和尺寸的无结型场效应晶体管处于关态时，沟道区205到漏区206的漏电流进一步减小。
58.在一具体的实施例中，所述漏区206的直径为4nm－20nm，所述源区207的直径为15nm－50nm。
59.所述字线结构208包括位于所述沟道区205表面且环绕所述沟道区205的栅介质层和位于栅介质层表面且环绕所述沟道区205的金属字线。在一实施例中，所述栅介质层的材料为氧化硅，所述金属字线的材料可以为al、cu、ag、au、pt、ni、ti、tin、tan、ta、tac、tasin、
w、wn、wsi中的一种或几种。
60.本实施例中，所述纳米线结构204呈水平悬空在所述衬底201上，所述纳米线结构204的两端通过位于衬底201表面的牺牲层202支撑使得所述纳米线结构204呈水平悬空在衬底201上，所述电容结构与所述呈水平悬空的纳米线结构204的源区207连接。
61.所述牺牲层202的材料与所述纳米线结构204的材料不相同。在一些实施例中，所述牺牲层202的材料为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅、锗硅中的一种。
62.本实施例中，所述纳米线结构204为一层，一层中可以包括平行设置的多跟纳米线结构204。在其他实施例中，所述纳米线结构204可以为多层(大于等于2层)，每一层均包括平行设置的多跟纳米线结构204，每一层纳米线结构均通过一层牺牲层支撑。具体请参考图4和图5，所述纳米线结构204的层数为3层，相应的所述支撑层202也可以为三层，每一层支撑层相应的支撑一层纳米线结构204。所述字线结构208可以为多个，每一个所述字线结构208环绕沿竖直方向上排布的多跟纳米线结构204的沟道区，相应的所述位线可以为多跟，多跟所述位线可以呈水平设置，每一根位线将一层中的多跟纳米线结构204的漏区连接。在其他实施例中，所述字线结构呈水平设置，每一个所述字线结构将一层中的多跟纳米线结构204的沟道区环绕，相应的所述位线呈竖直设置，每一根所述位线将竖直方向上排布的多跟纳米线结构204的漏区连接。
63.在其他实施例中，请参考图11和图12，图12为图11中一个纳米线结构的立体结构示意图，所述纳米线结构204呈竖直悬空在衬底201上，所述源区207位于所述纳米线结构204的上端，所述漏区206位于所述纳米线结构204的下端，所述沟道区205位于所述纳米线结构204的中间，所述漏区206与所述衬底201接触，并支撑所述纳米线结构204，使得所述纳米线结构204呈竖直悬空在衬底201上。
64.参考图13，所述字线结构208环绕所述竖直的纳米线结构204的沟道区205(参考图12)。所述字线结构208与所述衬底201之间可以具有隔离介质层(图中未示出)。
65.所述衬底201竖直的纳米线结构204可以一个或多个。在一些实施例中，所述衬底上的纳米线结构204为多个时，相邻纳米线结构204之间通过隔离介质层隔离。
66.参考图14，所述电容结构211与所述呈竖直悬空的纳米线结构204的源区207连接。
67.本技术另一些实施例还提供了一种半导体存储装置的形成方法，具体过程如下：
68.结合参考图3和图4，提供衬底201；在所述衬底201上形成纳米线结构204，所述纳米线结构204悬空在所述衬底201上，所述纳米线结构204包括沟道区205和分别位于沟道区205两端的源区207和漏区206，所述漏区206的尺寸小于源区207的尺寸，所述源区207、漏区206和沟道区205的掺杂类型相同。
69.所述纳米线结构204的两端通过位于衬底201表面的牺牲层202支撑使得所述纳米线结构204呈水平悬空在衬底201上，所述纳米线结构204至少为一层。在具体的实施例中，所述纳米线结构204可以为一层或多层。
70.在一实施例中，所述纳米线结构204的形成过程包括：在所述衬底上形成牺牲层和半导体层交替层叠的叠层结构；形成贯穿所述叠层结构的若干平行的沟槽，相邻所述沟槽之间剩余的若干层半导体层形成若干层初始纳米线结构203；去除若干层初始纳米线结构203之间部分牺牲层，剩余的牺牲层202使得所述初始纳米线结构203悬空(参考图3)；对所
述初始纳米线203(参考图3)进行刻蚀处理，形成所述纳米线结构204(参考图4)，所述纳米线结构204包括沟道区205和分别位于沟道区205两端的源区207和漏区206，所述漏区206的尺寸小于源区207的尺寸，且在进行所述刻蚀处理时，刻蚀气体21从所述衬底201上方与所述衬底201呈一锐角的方向输入，使得所述刻蚀气体21从所述初始纳米线203待形成漏区的一端流向所述初始纳米线203待形成源区的一端。
71.所述源区207、漏区206和沟道区205的掺杂类型相同，所述源区207、漏区206和沟道区205掺杂的杂质离子为n型杂质离子或p型杂质离子。本实施例中，在形成所述半导体层时，在所述半导体层中掺杂n型杂质离子或p型杂质离子，以节省工艺步骤。
72.在进行所述刻蚀处理时，刻蚀气体21从所述衬底201上方与所述衬底201呈一锐角的方向输入，使得所述刻蚀气体21从所述初始纳米线203待形成漏区的一端流向所述初始纳米线203待形成源区的一端，因而刻蚀气体对初始纳米线203待形成漏区的一端刻蚀速率较快，对所述初始纳米线203待形成源区的一端的刻蚀速率较慢，使得形成的纳米线结构204的所述漏区206的尺寸小于源区207的尺寸。
73.在一实施例中，所述刻蚀处理采用的刻蚀气体为氟化氢气体及氨气。，所述刻蚀气体21的输入方向与所述衬底201之间的锐角为30－50度，刻蚀气体的流量为在1slm(标准升/分钟)～10slm(标准升/分钟)。，腔室温度为30－50摄氏度。在该特定的刻蚀参数下，能较容易的使得形成的纳米线结构204的所述漏区206的尺寸小于源区207的尺寸，并且形成的纳米线结构204中表面形貌的均匀性较好。
74.在另一些实施例中，所述纳米线结构204的形成过程包括：在所述衬底201上形成牺牲层和半导体层交替层叠的叠层结构，且所述半导体层的厚度从一端到另一端的厚度逐渐增大；形成贯穿所述叠层结构的若干平行的沟槽，相邻所述沟槽之间剩余的若干层半导体层形成若干层初始纳米线结构，所述初始纳米线结构从一端到另一端的厚度逐渐增大；去除若干层初始纳米线结构之间部分牺牲层，剩余的牺牲层使得所述初始纳米线结构悬空；进行退火处理，使得所述初始纳米线结构的表面圆弧化，形成所述纳米线结构204，所述纳米线结构204包括沟道区205和分别位于沟道区205两端的源区207和漏区206，所述漏区206的尺寸小于源区207的尺寸。
75.在一些实施例中，在形成半导体层时，可以通过刻蚀工艺使得所述半导体层的厚度从一端到另一端的厚度逐渐增大。
76.在一些实施例中，所述形成的纳米线结构204呈“喇叭状”。所述源区207的尺寸为源区的直径，所述漏区206的尺寸为漏区的直径，所述源区207的直径与所述漏区206的直径的差值至少大于10nm。在一些实施例中，所述漏区206的直径为4nm－20nm，所述源区207的直径为15nm－50nm。
77.在一些实施例中，所述纳米线结构204的沟道区205、源区207和漏区206呈不同尺寸的圆柱体形状或者椭圆片状形状。
78.参考图5，形成环绕所述纳米线结构的沟道区的字线结构208。
79.参考图6，形成覆盖所述字线结构208和部分纳米线结构的隔离介质层209。
80.在一实施例中，在形成隔离介质层209后，去除部分所述牺牲层，暴露出所述纳米线结构的漏区，形成与漏区连接的位线。
81.参考图7和图8，去除部分所述牺牲层，形成与所述源区207连接的与电容结构211。
82.前述本实施例中，形成纳米线结构204时，所述形成的纳米线结构204呈水平悬空在衬底201上。在其他实施例中，形成纳米线结构时，所述形成的纳米线结构呈竖直悬空在衬底上，具体过程包括：参考图9，在所述衬底201上形成牺牲层215；刻蚀所述牺牲层215，在所述牺牲层215中形成至少一个第一通孔216，所述第一通孔216下端的尺寸小于所述第一通孔216上端的尺寸。
83.所述牺牲层215的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定形碳中的一种。本实施例中，所述牺牲层215的材料为氧化硅。
84.所述形成的第一通孔216的底部可以暴露出所述衬底201的部分表面，所述第一通孔216下端的尺寸小于所述第一通孔216上端的尺寸，所述第一通孔216中后续形成纳米线结构，所述第一通孔216的形状限定后续形成的纳米线结构的形状。在一些实施例中，所述第一通孔216的尺寸从下到上逐渐增大。
85.在一些实施例中，刻蚀所述牺牲层215采用等离子刻蚀工艺，通过控制刻蚀过程中的气体流量、偏置电压等参数，使得形成的第一通孔216下端的尺寸小于所述第一通孔216上端的尺寸。
86.参考图10，在所述第一通孔中填充满半导体材料，形成竖直悬空的纳米线结构204，所述纳米线结构204下端的尺寸小于所述纳米线结构上端的尺寸。
87.所述纳米线结构204的上端作为源区207，所述纳米线结构204的下端作为漏区206，所述纳米线结构204的中间作为沟道区205，所述漏区206的尺寸小于所述源区207的尺寸。
88.所述半导体材料可以为si或gesi。在一实施例中，在所述第一通孔中填充满半导体材料的过程包括：通过沉积或外延工艺在所述第一通孔中和牺牲层215的表面形成半导体材料层，所述半导体材料层填充满所述第一通孔；采用化学机械研磨工艺去除高于所述牺牲层上表面的半导体材料层，形成填充满所述第一通孔的半导体材料。
89.参考图11和图12，图12为图11中一个纳米线结构的立体结构示意图，去除所述牺牲层。
90.所述牺牲层可以全部去除或部分去除。在一些实施例中，当所述牺牲层215的材料为氧化硅时，可以在衬底201上保留部分后续的所述牺牲层215作为隔离层。
91.参考图13，形成环绕竖直悬空的纳米线结构204的沟道区的字线结构208。
92.在形成字线结构208之前，形成与所述悬空的纳米线结构204的漏区连接的位线(图中未示出)；形成位线后，在所述衬底201上形成第一隔离介质层(图中未示出)，所述第一隔离介质层的表面于所述沟道区的底部齐平。
93.参考图14，形成与所述呈竖直悬空的纳米线结构的源区207连接的电容结构211。
94.在形成电容结构211之前，形成覆盖所述字线结构208的第二隔离介质层(图中未示出)，所述第二隔离介质层的上表面与所述源区207的上表面齐平；在所述第二隔离介质层上形成与所述区207连接的电容结构211。
95.需要说明的是，前述半导体存储装置的形成方法一些实施例中与前述半导体存储装置的一些实施例中相同或相似部分的限定或描述在此不再赘述，具体请参考前述半导体存储装置的一些实施例中相应部分的限定或描述。
96.本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域
技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。