具有可控源极/漏极结构的晶体管的制作方法

具有可控源极/漏极结构的晶体管
【技术领域】
1.本发明是有关于一种半导体元件，特别是有关于一种源极/漏极区域与栅极区域对齐或大致对齐的u型沟槽晶体管(u-groove transistor)或埋入式栅极晶体管(buried gate transistor)。


背景技术：

2.图1是绘示应用于传统埋入式字元线动态随机存取存储器单元(buried word line dram cell)10的晶体管100的结构剖面图。如图1所绘示，栅极区101的部分或全部位于p型掺杂-基材110的初始表面110a下方。栅极区101包括栅极导电区、设置在栅极导电区上方的介电栅极上盖(dielectric gate cap)101b和围绕或围绕栅极导电区的栅极氧化层105。栅极导电区可以包括金属材料101a，例如钨(w)和氮化钛(tin)101c，或者多晶硅材料(未绘示)。具有n+型掺杂区102a的漏极端子102和具有n+型掺杂区103a的源极端子103分别位于栅极101的左侧和右侧。漏极端子102和源极端子103还可以分别包括n型轻掺杂漏极(n_ldd)区102b和103b。漏极端子102和源极端子103其中一者连接至动态随机存取存储器单元的电容器，另一者连接至比特线(bit line)bl。此外，连接在漏极端子102和源极端子103之间的存取晶体管(例如nmos晶体管)100的通道区围绕着栅极氧化层105。
3.由于漏极端子102和源极端子103是借由离子植入技术所形成，漏极端子102和源极端子103的n+掺杂区和n型轻掺杂漏极区102b/103b(尤其是n+掺杂区)可能与栅极区101部分重叠，会产生较高的电场，进而会增加栅极诱导漏极漏电流(gate inducing drain leakage，gidl)。另一方面，离子植入可能在漏极端子102和源极端子103中产生多个晶格缺陷。由于这些晶格缺陷可能难以通过后续的热处理制成完全修复，因此可能会增加源极或漏极电阻并进一步诱发更高的栅极诱导漏极漏电电流，从而使存取晶体管100具有更严重的储存节点电荷损失(storage node charges)和较低的开启电流(i-on)。
4.此外，存取晶体管100的临界电压取决于形成在基材110中的p型阱106的离子植入分布的均匀性。然而，传统的制程方法是采用多个离子植入步骤并经过退火制程，借以在p型阱106的中形成漏极端子102和源极端子103，这可能会导致p型阱106的掺杂分布(doping profile)不均匀，将不可避免地使临界电压的变异程度(threshold voltage variation)变大，并增加通道电阻。
5.因此，有需要提供一种先进的晶体管结构，已解决已知技术所面临的问题。


技术实现要素：

6.本发明的一实施例提供一种晶体管结构，此晶体管结构包括基材、栅极导电区、栅极介电层以及第一导电区。至少一部分的栅极导电区设置在基材的表面下方。栅极介电层围绕栅极导电区的底壁和侧壁。第一导电区的底壁与栅极导电区的侧壁对齐或大致对齐。
7.在本说明书的一些实施例中，第一导电区的顶壁与靠近第一导电区的浅沟隔离结构(shallow trench isolator，sti)的顶壁对齐或大致对齐，但低于位于栅极导电区上方
的栅极上盖上盖(gate cap)的顶壁。
8.在本说明书的一些实施例中，从第一导电区的底壁到第一导电区的顶壁之间的掺杂浓度是可调整的。
9.在本说明书的一些实施例中，具有可调整掺杂浓度的第一导电区是独立于基材之外。
10.在本说明书的一些实施例中，所述基材是一种硅基材，具有可调整掺杂浓度的第一导电区是借由选择性磊晶(selective epitaxy)制程所形成。
11.在本说明书的一些实施例中，晶体管结构还包括围绕栅极介电层的通道层，其中，通道层是独立于基材之外。
12.在本说明书的一些实施例中，所述通道层可以是一种掺杂的硅质层。
13.在本说明书的一些实施例中，所述通道层可以是一种掺杂的硅-锗(silicon-germanium，sige)层。
14.在本说明书的一些实施例中，所述基材是一种硅基材，通道层是借由选择性磊晶制程所形成。
15.在本说明书的一些实施例中，栅极介电层包括覆盖于第一导电区顶表面上的水平延伸部分。
16.在本说明书的一些实施例中，通道层一端的顶面与基材的表面对齐或大致对齐。
17.在本说明书的一些实施例中，栅极导电区包括钨质插塞和围绕钨质插塞的氮化钛(tin)层。
18.在本说明书的一些实施例中，晶体管结构还包括围绕栅极介电层的通道层，其中，通道层是位于基材中的一个掺杂层。
19.本发明的另一实施例提供一种晶体管结构，此晶体管结构包括基材、栅极导电区、栅极介电层以及第一导电区。至少一部分的栅极导电区设置在基材的初始表面下方。栅极介电层围绕栅极导电区的底壁和侧壁。第一导电区与栅极导电区相邻且独立于基材之外。其中，第一导电区的底壁与栅极导电区的顶壁之间的垂直间隙或垂直重叠距离小于5nm。
20.在本说明书的一些实施例中，从第一导电区的底壁到第一导电区的顶壁的掺杂浓度是在垂直方向可调整的。
21.在本说明书的一些实施例中，所述基材是一种硅基材，具有可调整掺杂浓度的第一导电区是借由选择性磊晶制程所形成。
22.本发明的再一实施例提供一种晶体管结构，此晶体管结构包括基材、栅极导电区、栅极介电层、通道层和第一导电区。至少一部分的栅极导电区设置在基材的初始表面下方。栅极介电层围绕栅极导电区的底壁和侧壁。通道层围绕栅极介电层。第一导电区与通道层接触，其中，通道层为一种复合层且独立于基材之外。
23.在本说明书的一些实施例中，复合层包括高迁移率子层和位于高迁移率子层上方的硅质子层。高迁移率子层可以是掺杂的硅-锗(si
1-x
ge
x
)层、碳化硅(si
1-xcx
)层、砷化镓(ga
1-x
as
x
)层或锑砷化铟(in
1-x
as
x
sb)层。
24.本发明的又一实施例提供一种晶体管结构，此晶体管结构包括基材、栅极导电区、栅极介电层、通道层和第一导电区。至少一部分的栅极导电区设置在基材的初始表面下方。栅极介电层围绕栅极导电区的底壁和侧壁，其中，第一导电区的顶壁低于与第一导电区相
邻的浅沟槽隔离(sti)结构的顶壁，并且低于位于栅极导电区上方的栅极上盖的顶壁。
【附图说明】
25.本发明的技术优势和精神可以通过以下所述内容并配合所附图式来理解。在阅读各种附图和附图中所示的较佳实施例的详细描说明之后，本领域中具有通常知识者当能对本说明书的上述及其他方面有更佳的了解。图1是绘示应用于传统埋入式字元线动态随机存取存储器单元的晶体管的结构剖面图。图2a(1)是根据本发明一实施例所绘示，用于形成埋入式字元线动态随机存取存储器单元的nmos晶体管的半导体基材的部分结构的俯视图。图2a(2)是沿着图2a(1)的切线c2a所作的结构剖面图。图2b(1)是绘示在半导体基材中形成多个栅极凹槽之后的局部结构俯视图。图2b(2)是沿着图2b(1)的切线c2b所绘示的结构剖面图。图2c(1)是绘示分别在栅极凹槽中形成通道区之后的局部结构俯视图。图2c(2)是沿着图2c(1)的切线c2c所绘示的结构剖面图。图2d(1)是绘示在栅极凹槽中形成栅极介电层之后的局部结构俯视图。图2d(2)是沿着图2d(1)的切线c2d所绘示的结构剖面图。图2e(1)是绘示分别在栅极凹槽中形成栅极导电区之后的局部结构俯视图。图2e(2)是沿着图2e(1)的切线c2e所绘示的结构剖面图。图2f(1)是绘示形成介电材料填充栅极凹槽顶部之后的局部分结构俯视图。图2f(2)是沿着图2f(1)的切线c2f所绘示的结构剖面图。图2g(1)是绘示在移除氮化硅硬罩幕层并在栅极导电区上方形成介电栅极上盖之后的局部分结构俯视图。图2g(2)是沿着图2g(1)的切线c2g所绘示的结构剖面图。图2h(1)是绘示在半导体基材中形成第一凹槽、第二凹槽和第三凹槽之后的局部结构俯视图。图2h(2)是沿着图2h(1)的切线c2h所绘示的结构剖面图。图2i(1)是绘示在第一凹槽、第二凹槽和第三凹槽中分别形成第一导电区、第二导电区和第三导电区之后的局部结构俯视图。图2i(2)是沿着图2i(1)的切线c2i所绘示的结构剖面图。图2j(1)是根据本发明另一实施例所绘示与图2h(2)相似的局部结构剖面图。图2j(2)是根据本发明另一实施例所绘示与图2i(2)相似的局部结构剖面图。图2k(1)是绘示当相同制程被施加于动态随机存取存储器阵列结构时，与第2j(1)对应的局部结构俯视图。图2k(2)是绘示当相同制程被施加于动态随机存取存储器阵列结构时，与第2j(2)对应的局部结构俯视图。图3a(1)是根据本发明另一实施例所绘示，用于形成埋入式字元线动态随机存取存储器单元的nmos晶体管的半导体基材的部分结构的俯视图。图3a(2)是沿着图3a(1)的切线c3a所作的结构剖面图。
图3b(1)是绘示在半导体基材中形成多个栅极凹槽之后的局部结构俯视图。图3b(2)是沿着图3b(1)的切线c3b所绘示的结构剖面图。图3c(1)是绘示分别在栅极凹槽中形成通道区之后的局部结构俯视图。图3c(2)是沿着图3c(1)的切线c3c所绘示的结构剖面图。图3d(1)是绘示在栅极凹槽中形成栅极介电层之后的局部结构俯视图。图3d(2)是沿着图3d(1)的切线c3d所绘示的结构剖面图。图3e(1)是绘示分别在栅极凹槽中形成栅极导电区之后的局部结构俯视图。图3e(2)是沿着图3e(1)的切线c3e所绘示的结构剖面图。图3f(1)是绘示形成介电材料以填充栅极凹槽顶部之后的局部分结构俯视图。图3f(2)是沿着图3f(1)的切线c3f所绘示的结构剖面图。图3g(1)是绘示在移除氮化硅硬罩幕层并在栅极导电区上方形成介电栅极上盖之后的局部分结构俯视图。图3g(2)是沿着图3g(1)的切线c3g所绘示的结构剖面图。图3h(1)是绘示在半导体基材中形成第一凹槽、第二凹槽和第三凹槽之后的局部结构俯视图。图3h(2)是沿着图3h(1)的切线c3h所绘示的结构剖面图。图3i(1)是绘示在第一凹槽、第二凹槽和第三凹槽中分别形成第一导电区、第二导电区和第三导电区之后的局部结构俯视图。图3i(2)是沿着图3i(1)的切线c3i所绘示的结构剖面图。【符号说明】
26.1:储存节点2:储存节点10:埋入式字元线动态随机存取存储器单元20:埋入式字元线动态随机存取存储器单元21:晶体管22:晶体管30:埋入式字元线动态随机存取存储器单元31:晶体管32:晶体管100:晶体管101:栅极区101a:金属材料101b:介电栅极上盖101c:氮化钛102:端子102a:n+型掺杂区102b:轻掺杂漏极区103:端子103a:n+型掺杂区
103b:轻掺杂漏极区105:栅极氧化层106:p型阱110:基材110a:基材的初始表面201:半导体基材201a:初始表面202:浅沟隔离结构203:垫氧化物层204:p型阱206:氮化硅硬罩幕层207a:栅极凹槽207as:栅极凹槽的侧壁207ao:栅极凹槽的底壁207b:栅极凹槽207bs:栅极凹槽的侧壁207bs:栅极凹槽的底壁208a:通道区208b:通道区209:栅极介电层210a:栅极导电区210b:栅极导电区211:氮化钛层薄层212:钨213a:第一导电区213b:第二导电区213c:第三导电区214:栅极上盖材料214a:栅极上盖214b:栅极上盖216a:第一凹槽216ao:第一凹槽的底面216b:第二凹槽216bo:第二凹槽的底面216c:第三凹槽216co:第三凹槽的底面217a:n型轻掺杂漏极区217b:n型轻掺杂漏极区217c:n型轻掺杂漏极区
218a:(n+)重掺杂区218b:(n+)重掺杂区218c:(n+)重掺杂区301:半导体基材301a:初始表面302:浅沟隔离结构303:垫氧化物层304:p型阱306:氮化硅硬罩幕层307a:栅极凹槽307as:栅极凹槽的侧壁307ao:栅极凹槽的底壁307b:栅极凹槽307bs:栅极凹槽的侧壁307bs:栅极凹槽的底壁308a:通道区308b:通道区309:栅极介电层310a:栅极导电区310b:栅极导电区311:氮化钛层薄层312:钨313a:第一导电区313b:第二导电区313c:第三导电区314:栅极上盖材料314a:栅极上盖314b:栅极上盖316a:第一凹槽316ao:第一凹槽的底面316b:第二凹槽316bo:第二凹槽的底面316c:第三凹槽316co:第三凹槽的底面317a:n型轻掺杂漏极区317b:n型轻掺杂漏极区317c:n型轻掺杂漏极区318a:(n+)重掺杂区318b:(n+)重掺杂区
318c:(n+)重掺杂区bl:比特线c2a:切线c2b:切线c2c:切线c2d:切线c2e:切线c2f:切线c2g:切线c2h:切线c2i:切线c3a:切线c3b:切线c3c:切线c3d:切线c3e:切线c3f:切线c3g:切线c3h:切线c3i:切线h2:凹槽深度h3:凹槽深度
【具体实施方式】
27.以下所示的实施例提供了一种可降低栅极诱导漏极漏电(gidl)电流、较小的临界电压(threshold voltage)变化和较低通道电阻的晶体管结构。以下将以特定实施例参考说明书所述的结构和布置更具体地描述本案所请发明内容。
28.需要注意的是，本说明书较佳实施例的提出，目的仅是用以说明和描述本案的发明内容，并非用以精确详尽无遗的形式揭露或限定本案的发明内容。此外，需要指出的是，本公开的实施例仍可以使用下述说明书未具体说明的其他特征、元素、步骤和参数来实现。因此，本说明书的描述和附图仅为说明例示而非用以限制本发明。本发明所属技术领域中具有通常知识者可以在不脱离本说明书公开的精神范围内提供各种修改和类似的配置。另外，图式并未定按比例绘制，且不同实施例中相同的元件用可以采用相同的元件标号来表示。
29.以下实施例是描述形成用于半导体元件的晶体管结构。在本发明的一些实施例中，是作采用应用于动态随机存取存储器单元的nmos晶体管(但不以此为限)作为例示；在另一些实施例中，pmos晶体管(未绘示)，除了具有与nmos晶体管相反的掺杂电性或形成材料之外，可以具有类似的结构。
30.实施例1
31.根据本发明的一个实施例，形成晶体管结构的方法包括以下步骤：步骤s21:制备具有初始表面的半导体基材；步骤s22:在半导体基材的初始表面下方形成栅极导电区，栅极导电区的形成步骤包括下述子步骤s221-s225:子步骤s221:利用图案化氮化硅硬罩幕层在半导体基材的中形成至少一个栅极凹槽；子步骤s222:在栅极凹槽中形成通道区，其中，通道区为半导体基材中的一个掺杂层(可选择)；子步骤s223:在栅极凹槽中形成栅极介电层；子步骤s224：在栅极凹槽中形成被栅极介电层包围的栅极导电区；以及子步骤s225：形成栅极上盖。步骤s23：形成第一导电区，使第一导电区的底壁与栅极导电区的顶壁对齐或大致对齐。第一导电区的形成步骤包括子步骤s231-s233：子步骤s231：露出基材的初始表面；子步骤s232：蚀刻暴露于外的半导体基材以形成用以形成第一导电区的凹槽；以及子步骤s233：借由选择性生长方法(例如，选择性磊晶生长(selective epitaxy growth，seg)或原子层沉积(atomic layer deposition，ald))形成第一导电区。
32.请参照步骤s21:制备具有初始表面201a的半导体基材201。图2a(1)是根据本发明一实施例所绘示，用于形成nmos晶体管的半导体基材201的部分结构的俯视图。图2a(2)是沿着图2a(1)的切线c2a所作的结构剖面图。
33.在本实施例中，半导体基材201可以包括硅质层，例如单晶硅层、多晶硅层或非晶硅层。然后如图2a(1)和第2a(2)图所绘示，在半导体基材201中形成至少一个浅沟隔离结构(sti)202，借以定义出用于形成nmos晶体管21和22的有源区(active area)；在浅沟隔离结构202和半导体基材201的初始表面201a上方形成垫氧化物层(pad oxide layer)203。垫氧化物层203可以包括硅氧化物、氮氧化硅或其组合。之后，采用深度的n型阱离子植入(deep n_well implantation)制程、p型阱离子植入(p_well implantation)制程、临界离子植入(threshold implantation)制程和热退火制程来形成态随机存取存储器阵列单元的掺杂阱区轮廓(包括位于半导体基材201中的p型阱204)。
34.请参照步骤s22:在半导体基材201的初始表面201a下方形成栅极导电区210a，栅极导电区210a的形成步骤包括下述子步骤s221-s225:
35.请参照子步骤s221:图案化氮化硅硬罩幕层206并去除不需要的材料，借以在半导体基材201中形成多个栅极凹槽(例如栅极凹槽207a和207b)。图2b(1)是绘示在半导体基材中形成栅极凹槽207a和207b之后的局部结构俯视图。图2b(2)是沿着图2b(1)的切线c2b所绘示的结构剖面图。
36.栅极凹槽207a和207b的形成包括以下步骤：首先，在垫氧化层203上形成具有至少一个开口的图案化氮化硅硬罩幕层206，并使用图案化氮化硅硬罩幕层206进行至少一蚀刻制程，借以移除一部分的垫氧化层203和一部分的半导体基材201，从而在有源区域中形成栅极凹槽207a和207b。
37.或者，直接进行光阻图案化(蚀刻)制程以去除一部分氮化硅硬罩幕层206、一部分垫氧化层203和一部分半导体基材201，借以在有源区域中定义出栅极凹槽207a和207b。
38.请参照子步骤s222，在栅极凹槽(例如，栅极凹槽210a)中形成通道区(例如，通道区208a)，其中，通道区208a为形成于半导体基材201中的一个掺杂层(可选择)。在本实施例中，通道区208a和208b的形成包括以下步骤：首先，如图2c(1)所绘示，图2c(2)则是沿着图2c(1)的切线c2c所绘示的结构剖面图。形成p型掺杂多晶硅插塞208p以填充栅极凹槽207a和207b；然后进行热退火制程借以将先前已掺杂在p型掺杂多晶硅插塞208p中的p型掺质(例如，硼)驱动并穿过栅极凹槽207a和207b的底壁207ao和207bo以及侧壁207as和207bs的中，借以在半导体基材201的中形成掺杂的通道区208a和208b。
39.请参照子步骤s223：在栅极凹槽207a和207b中形成一栅极介电层(也称为第一栅极介电层)209。图2d(1)是绘示在栅极凹槽207a和207b中形成栅极介电层209之后的局部结构俯视图。图2d(2)是沿着图2d(1)的切线c2d所绘示的结构剖面图。在本实施例中，栅极介电层209的形成包括下述步骤：首先，通过蚀刻制程移除填充在栅极凹槽207a和207b中的p型掺杂的多晶硅插塞208p。然后，进行热氧化制程借以在栅极凹槽207a和207b的底壁207ao和207bo以及其侧壁207as和207bs上生长热栅极介电材料。借此，由热栅极介质材料制成的栅极介质层209可以保护p型掺杂的硅质通道层不暴露于外部环境或污染的中。
40.在另外一些实施例中，栅极介电层209可以是一种通过沉积制程(例如，低压化学气相沉积(lpcvd))形成在栅极凹槽207a和207b的底壁207ao和207bo以及其侧壁207as和207bs上的介电层(例如，包括二氧化硅或高介电系数(high k)介电材料)。
41.请参照步骤s224：在栅极凹槽(例如，栅极凹槽207a和207b)中形成被栅极介电层209包围的栅极导电区210a和210b。图2e(1)是绘示分别在栅极凹槽207a和207b中形成栅极导电区210a和210b之后的局部结构俯视图。图2e(2)是沿着图2e(1)的切线c2e所绘示的结构剖面图。在本实施例中，栅极导电区210a和210b的形成包括以下步骤：首先，进行沉积制程(例如，低压化学气相沉积制程)借以在栅极介电层209上方形成氮化钛(tin)薄层211；并且以钨212填充栅极凹槽207a和207b其余未被填满的部分。接着，进行回蚀制程以移除位于栅极凹槽207a和207b中的一部分部分氮化钛层薄层211和钨212，从而使剩余的氮化钛层薄层211和钨212的顶部低于半导体基材201的初始表面201a。
42.由此，可以将位于栅极凹槽207a和207b中、低于半导体基材201的初始表面201a。其中，被栅极介电层209包围的氮化钛层薄层211和钨212的剩余部分共同形成栅极导电区210a和210b。
43.请参照子步骤s225：形成栅极上盖请参照步骤。将栅极上盖材料214(例如，氮化硅)分别填充到栅极凹槽207a和207b的中以保护栅极导电区210a和210b。在本实施例中，可以借由沉积氮化硅来填充栅极凹槽207a和207b的顶部，并以氮化硅硬罩幕层206作为停止层，使用(例如，化学机械研磨(cmp)技术)来对沉积后的栅极上盖材料214进行平坦化，以形成栅极上盖214a和214b。图2f(1)是绘示形成栅极上盖材料214以填充栅极凹槽207a和207b顶部之后的局部分结构俯视图。图2f(2)是沿着图2f(1)的切线c2f所绘示的结构剖面图。
44.请参照步骤s23：形成导电区，使导电区的底壁与栅极导电区的顶壁对齐或大致对齐。导电区的形成步骤包括子步骤s231-s233：
45.请参照子步骤s231：露出基材201的初始表面201a；蚀刻或移除氮化硅硬罩幕层
206、一部分栅极上盖材料214和垫氧化物层203，以露出浅沟隔离结构202和和有源区(或半导体基材201的初始表面201a)，并余留仍位于栅极导电区210a和210b的顶部，用以保护栅极导电区210a和210b不暴露于外的介电栅极上盖214a和214b。图2g(1)是绘示在移除氮化硅硬罩幕层206后，在栅极导电区上方形成介电栅极上盖，并露出基材201的初始表面201a之后的局部分结构俯视图。图2g(2)是沿着图2g(1)的切线c2g所绘示的结构剖面图。
46.请参照子步骤s232：蚀刻暴露于外的半导体基材201以形成用以形成导电区的多个凹槽(包括第一凹槽216a)。图2h(1)是绘示在半导体基材201中形成第一凹槽216a、第二凹槽216b和第三凹槽216c之后的局部结构俯视图。图2h(2)是沿着图2h(1)的切线c2h所绘示的结构剖面图。
47.在本实施例中，采用浅沟隔离结构202、栅极介电层209和介电栅极上盖214a和214b的组合作为蚀刻罩幕来进行蚀刻制程，借以移除位于有源区中暴露于外的一部分半导体基材201(包括通道区208a和208b的顶部)，进而形成第一凹槽216a、第二凹槽216b和第三凹槽216c。其中，第一凹槽216a和第二凹槽216b分别形成于介电栅极上盖214a的相对两侧。第二凹槽216b和第三凹槽216c分别形成于介电栅极上盖214b的相对两侧。
48.值得注意的是，形成第一凹槽216a、第二凹槽216b和第三凹槽216c的蚀刻制程应该在适当的凹槽深度h2处停止，以使第一凹槽216a和第二凹槽216b的底面216ao和216bo与栅极导电区210a的顶壁210at对齐或大致对齐，并使第二凹槽216b和第三凹槽216c的底面216bo和216co与栅极导电区210b的顶壁210bt对齐或大致对齐。
49.例如，适当的凹槽深度h2可以借由考量硅质半导体基材201、硅氧化物构成的浅沟隔离结构202和氮化硅构成的介电栅极上盖214a和214b三者不同蚀刻速率的选择比来加以控制。在本发明的一些实施例中，合适的凹槽深度h2可以大约为50纳米(nm)；且第一凹槽216a、第二凹槽216b和第三凹槽216c的底面216ao、216bo和216co可以与介电栅极上盖214a和214b的底部边缘对齐。此外，如图2h(2)所示，通道层208a或208b一端的顶面与基材201的表面(例如，即第一凹槽216a、第二凹槽216b和第三凹槽216c的底面216ao、216bo和216co)对齐或大致对齐。
50.请参照子步骤s233：借由选择性生长方法(例如，选择性磊晶生长或原子层沉积)形成导电区。图2i(1)是绘示在第一凹槽216a、第二凹槽216b和第三凹槽216c中分别形成第一导电区213a、第二导电区213b和第三导电区213c之后的局部结构俯视图。图2i(2)是沿着图2i(1)的切线c2i所绘示的结构剖面图。
51.第一导电区213a、第二导电区213b和第三导电区213c的形成包括以下步骤：首先，进行一个硅质选择性生长制程(例如选择性磊晶生长制程或原子层沉积制程)以分别在半导体基材201经由第一凹槽216a、第二凹槽216b和第三凹槽216c暴露于外的部分上形成n型轻掺杂漏极区217a、217b和217c。然后，进行另一个硅质选择性生长制程(例如选择性磊晶生长制程或原子层沉积制程)以分别在n型轻掺杂漏极区217a、217b和217c上形成(n+)重掺杂区218a、218b和218c。随后，进行一个可选的快速热退火(rapid thermal annealing(rta))制程，以提高n型轻掺杂漏极区217a、217b和217c以及(n+)重掺杂区218a、218b和218c的掺杂浓度的活性。在一个实施例中，(n+)重掺杂区218a、218b和218c中的每一者都具有与浅沟隔离结构202的顶部对齐或大致对齐的顶面。如图2i(2)所示，第一导电区213a的顶壁与邻接于第一导电区213a的浅沟槽隔离结构202的顶壁对齐或大致对齐，但低于位于
栅极导电区210a上方的栅极上盖214a的顶壁。
52.通过蚀刻制程，在另一实施例中，第一导电区213a的底壁与栅极导电区210a的顶壁之间的垂直间隙距离(当第一导电区213a的底壁高于栅极导电区210a的顶壁时)或垂直的重叠距离(当第一导电区213a的底壁低于栅极导电区210a的顶壁时)可控制在预定范围内，例如小于3纳米至5纳米。
53.其中(n+)重掺杂区218a与n型轻掺杂漏极区217a共同形成第一导电区213a；(n+)重掺杂区218b与n型轻掺杂漏极区217b共同形成第二导电区213b；(n+)重掺杂区218c与n型轻掺杂漏极区217c共同形成第三导电区213c。借由使用硅质选择性生长技术来形成第一导电区213a，可以调整第一导电区213a的底壁至顶壁的掺杂浓度分布。类似地，第二导电区213b与第三导电区213c的掺杂浓度分布也可借由此一方法来进行调整。
54.第一导电区213a、第二导电区213b、通道区208a、栅极导电区210a和栅极介电层209共同构成nmos晶体管21。第三导电区213c、第二导电区213b、通道区208b、栅极导电区210b和栅极介电层209共同构成nmos晶体管22。第一导电区213a和第二导电区213b分别作为nmos晶体管21的源极和漏极。第三导电区213c和第二导电区213b可以分别作为nmos晶体管22的源极和漏极。
55.在进行一是列后段制程步骤之后，可以实现埋入式字元线动态随机存取存储器单元20的制备。其中，第一导电区213a、第二导电区213b及第三导电区213c可分别连接至埋入式字元线动态随机存取存储器单元20的储存节点(storage node)1、比特线bl及储存节点2(如图2i(2)所绘示)。
56.综上所述，借由评估硅、硅氧化物和氮化硅的不同蚀刻选择比(如图2h(1)和图2h(2)所绘示)，可以更准确地控制形成硅质凹槽(例如，第一凹槽216a、第二凹槽216b和第三凹槽216c)的蚀刻制程，借以在形成nmos晶体管21和22的源极或漏极的过程中，可以借由控制蚀刻深度而使源极/漏极底部的其与介质栅极上盖的底部(或与栅极导电区域的顶壁)对齐或大致对齐，进而降低由栅极-源极/漏极重叠所引起的栅极诱导漏极漏电电流。
57.此外，由于新设计的源极或漏极的(n+)重掺杂区与n型轻掺杂漏极区是借由硅质选择性磊晶生长技术所形成的(如图2i(1)和图2i(2)所绘示)，因此可以在形成源极或漏极的离子植入制程中避免造成晶格的缺陷。与传统设计相比，本发明的新设计因为采用硅质选择性生长技术来形成n+掺杂区，因此在储存节点侧具有较高的掺杂浓度活性和较低的电阻。故而，本发明所设计的这种nmos晶体管21和22具有比传统单元存取晶体管更高的导通电流。其中，nmos晶体管21和22的通道是采用p型掺杂多晶硅加热驱动技术(如图2c(1)和图2c(2)所绘示)来形成，可以提高通道掺杂的均匀性，降低nmos晶体管21和22的临界电压变异值。
58.此外，形成第一导电区213a、第二导电区213b和第三导电区213c的过程中，可以选择进行快速热退火(rta)制程，借以将掺质驱入(drive-in)，而使n型轻掺杂漏极区217a、217b和217c与栅极重叠，进一步降低nmos晶体管21和22的源极或漏极电阻。
59.为避免储存节点(第一导电区213a或第三导电区213c)与比特线bl(第二导电区213b)短路，在如图2j(1)所绘示另一个实施例中(类似图2h(2)所绘示的结构)，使用合适的蚀刻剂，可以让剩余浅沟槽隔离结构202的顶面略低于剩余的介电栅极上盖214a和214b的顶面。图2k(1)是绘示，当相同制程应用于随机存取存储器阵列结构时，对应于图2j(1)的结
构俯视图。其中，图2j(1)中的多个结构可以于图2k(1)的随机存取存储器阵列结构中重复出现。
60.然后请参照图2j(2)，其结构类似于图2i(2)，以有源区中暴露于外的硅质为基础，在第一凹槽216a、第二凹槽216b和第三凹槽216c中进行选择性地生长以形成第一导电区213a、第二导电区213b和第三导电区213c。其中，第一导电区213a、第二导电区213b和第三导电区213c的顶面低于余留下来的浅沟槽隔离结构202和余留下来的介电栅极上盖214a和214b的顶面，使得储存节点1、储存节点2不会与比特线bl发生短路。图2k(2)是绘示，当相同制程应用于随机存取存储器阵列结构时，对应于图2j(2)的俯视图。图2j(2)中的多个结构可以于图2k(1)的随机存取存储器阵列结构中重复出现。如图2j(2)所绘示，第一导电区213a的顶壁低于邻接于第一导电区213a的浅沟槽隔离结构202的顶壁，且也低于位于栅极导电区上方的栅极上盖214a的顶壁。
61.实施例2
62.根据本发明的另一个实施例，形成晶体管结构的方法包括以下步骤：步骤s31:制备具有初始表面的半导体基材；步骤s32:在半导体基材的初始表面下方形成栅极导电区，栅极导电区的形成步骤包括下述子步骤s321-s325:子步骤s321:利用图案化氮化硅硬罩幕层在半导体基材的中形成至少一个栅极凹槽；子步骤s322:在栅极凹槽中形成通道区，其中，通道区中通道层是独立于基材之外(可选择)；子步骤s323：在栅极凹槽中形成栅极介电层；子步骤s324：在栅极凹槽中形成被栅极介电层包围的栅极导电区；以及子步骤s325：形成栅极上盖。步骤s33：形成第一导电区，使第一导电区的底壁与栅极导电区的顶壁对齐或大致对齐。第一导电区的形成步骤包括子步骤s331-s333：步骤s331：露出基材的初始表面；步骤s332：蚀刻暴露于外的半导体基材以形成用以形成第一导电区的凹槽；以及步骤s333：借由选择性生长方法(例如，选择性磊晶生长)或原子层沉积形成第一导电区。
63.请参照步骤s31:制备具有初始表面301a的半导体基材301。图3a(1)是根据本发明一实施例所绘示，用于形成nmos晶体管的半导体基材301的部分结构的俯视图。图3a(2)是沿着图3a(1)的切线c3a所作的结构剖面图。半导体基材301可以包括硅质层，例如单晶硅层、多晶硅层或非晶硅层。在半导体基材201中形成至少一个浅沟隔离结构(sti)302，借以定义出用于形成nmos晶体管31和32的有源区；在浅沟隔离结构302和半导体基材301的初始表面301a上方形成垫氧化物层303。垫氧化物层303可以包括硅氧化物、氮氧化硅或其组合。之后，采用深度的n型阱离子植入制程、p型阱离子植入制程、临界离子植入制程和热退火制程来形成态随机存取存储器阵列单元的掺杂阱区轮廓(包括位于半导体基材301中的p型阱304)。
64.请参照步骤s32:在半导体基材301的初始表面301a下方形成栅极导电区310a，栅
极导电区310a的形成步骤包括下述子步骤s321-s325:
65.请参照子步骤s321:图案化氮化硅硬罩幕层306并去除不需要的材料，借以在半导体基材301中形成多个栅极凹槽(例如栅极凹槽307a和307b)。图3b(1)是绘示在半导体基材中形成栅极凹槽307a和307b之后的局部结构俯视图。图3b(2)是沿着图3b(1)的切线c3b所绘示的结构剖面图。
66.栅极凹槽307a和307b的形成包括以下步骤：首先，在垫氧化层303上形成具有至少一个开口的图案化氮化硅硬罩幕层306，并使用图案化氮化硅硬罩幕层306进行至少一蚀刻制程，借以移除一部分的垫氧化层303和一部分的半导体基材301，从而在有源区域中形成栅极凹槽307a和307b。
67.或者，直接进行光阻图案化(蚀刻)制程以去除一部分氮化硅硬罩幕层306、一部分垫氧化层303和一部分半导体基材301，借以在有源区域中定义出栅极凹槽307a和307b。
68.请参照子步骤s322，在栅极凹槽(例如，栅极凹槽310a)中形成通道区(例如，通道区308a)，其中，通道区311a独立于半导体基材301之外(可选择)。图3c(1)是绘示分别在栅极凹槽307a和307b中形成通道区308a和308b之后的局部结构俯视图。图3c(2)则是沿着图3c(1)的切线c3c所绘示的结构剖面图。
69.在本实施例中，通道区308a和308b的形成包括进行选择性生长制程(例如，选择性磊晶生长或原子层沉积)以分别形在栅极凹槽307a和307b的底壁307ao和307bo以及侧壁307as和307bs上成p型掺杂多晶硅层、硅-锗层。其中，通道区308a和308b中的每一者，都可以是一种从半导体基材301表面独立地往栅极凹槽307a或307b中心延伸的沉积层。此外，这种选择性生长的通道层可以提高通道掺杂的均匀性，通过选择性磊晶生长来形成p型掺杂硅-锗通道层，或其他高迁移率材料形成的选择性生长通道层，有助于降低通道电阻，提高导通电流。在另一个实施例中，通道区可以包括一种复合选择性生长层，此复合选择性生长层可以包括形在栅极凹槽307a和307b的底壁307ao和307bo以及侧壁307as和307bs上的高迁移率子层(例如，硅-锗层、碳化硅层、砷化镓层或锑砷化铟层)，以及位于高迁移率子层上的硅质子层。选择性生长的硅质子层是高迁移率子层和栅极氧化物之间的覆盖层，用于减少介面缺陷(interface traps)。
70.请参照子步骤s323：在栅极凹槽307a和307b中形成一栅极介电层309。图3d(1)是绘示在栅极凹槽307a和307b中形成栅极介电层309之后的局部结构俯视图。图3d(2)是沿着图3d(1)的切线c3d所绘示的结构剖面图。在本实施例中，栅极介电层309的形成包括下述步骤：首先，进行热氧化制程借以在栅极凹槽307a和307b中的通道区308a和308b上生长热栅极介电材料。借此，由热栅极介质材料制成的栅极介质层309可以保护p型掺杂的硅质或硅-锗通道层不暴露于外部环境或污染的中。
71.在另外一些实施例中，栅极介电层309可以是一种通过沉积制程(例如，低压化学气相沉积(lpcvd))形成在通道区308a和308b上的介电层(例如，包括二氧化硅或高介电系数介电材料)。
72.值得注意的是，栅极介电层309可以包括覆通道区308a和308b顶面308t的水平延伸部分309a。
73.请参照步骤s324：在栅极凹槽(例如，栅极凹槽307a和307b)中形成被栅极介电层309包围的栅极导电区310a和310b。图3e(1)是绘示分别在栅极凹槽307a和307b中形成栅极
导电区310a和310b之后的局部结构俯视图。图3e(2)是沿着图3e(1)的切线c3e所绘示的结构剖面图。在本实施例中，栅极导电区310a和310b的形成包括以下步骤：首先，进行沉积制程(例如，低压化学气相沉积制程)借以在栅极介电层309上方形成氮化钛薄层311；并且以钨312填充栅极凹槽307a和307b其余未被填满的部分。接着，进行回蚀制程以移除位于栅极凹槽307a和307b中的一部分部分氮化钛层薄层311和钨312，从而使剩余的氮化钛层薄层311和钨312的顶部低于半导体基材301的初始表面301a。
74.由此，可以将位于栅极凹槽307a和307b中、低于半导体基材301的初始表面301a。其中，被栅极介电层309包围的氮化钛层薄层311和钨312的剩余部分共同形成栅极导电区310a和310b。
75.请参照子步骤s325：形成栅极上盖请参照步骤。将栅极上盖材料314(例如，氮化硅)分别填充到栅极凹槽307a和307b的中以保护栅极导电区310a和310b。在本实施例中，可以借由沉积氮化硅来填充栅极凹槽307a和307b的顶部，并以氮化硅硬罩幕层306来作为停止层，使用(例如，化学机械研磨技术)来对沉积后的栅极上盖314材料进行平坦化，以形成栅极上盖314a和314b。图3f(1)是绘示形成栅极上盖材料314以填充栅极凹槽307a和307b顶部之后的局部分结构俯视图。图3f(2)是沿着图3f(1)的切线c3f所绘示的结构剖面图。
76.请参照步骤s33：形成导电区，使导电区的底壁与栅极导电区的顶壁对齐或大致对齐。导电区的形成步骤包括子步骤s331-s333：
77.请参照子步骤s331：露出基材301的初始表面301a；蚀刻或移除氮化硅硬罩幕层306、一部分栅极上盖材料314和垫氧化物层303，以露出浅沟隔离结构302和和有源区(或半导体基材301的初始表面301a)，并余留仍位于栅极导电区310a和310b的顶部，用以保护栅极导电区310a和310b不暴露于外的介电栅极上盖314a和314b。图3g(1)是绘示在移除氮化硅硬罩幕层306后，在栅极导电区上方形成介电栅极上盖，并露出基材301的初始表面301a之后的局部分结构俯视图。图3g(2)是沿着图3g(1)的切线c3g所绘示的结构剖面图。
78.请参照子步骤s332：蚀刻暴露于外的半导体基材301以形成用以形成导电区的多个凹槽(包括第一凹槽316a)。图3h(1)是绘示在半导体基材301中形成第一凹槽316a、第二凹槽316b和第三凹槽316c之后的局部结构俯视图。图3h(2)是沿着图3h(1)的切线c3h所绘示的结构剖面图。
79.在本实施例中，采用浅沟隔离结构302、栅极介电层309和介电栅极上盖314a和314b的组合作为蚀刻罩幕来进行蚀刻制程，借以移除位于有源区中暴露于外的一部分半导体基材301(包括通道区308a和308b的顶部)，进而形成第一凹槽316a、第二凹槽316b和第三凹槽316c。其中，第一凹槽316a和第二凹槽316b分别形成于介电栅极上盖314a的相对两侧。第二凹槽316b和第三凹槽316c分别形成于介电栅极上盖314b的相对两侧。
80.值得注意的是，形成第一凹槽316a、第二凹槽316b和第三凹槽316c的蚀刻制程应该在适当的凹槽深度h3处停止，以使第一凹槽316a和第二凹槽316b的底面316ao和316bo与栅极导电区310a的顶壁310at对齐或大致对齐，并使第二凹槽316b和第三凹槽316c的底面316bo和316co与栅极导电区310b的顶壁310bt对齐或大致对齐。
81.例如，适当的凹槽深度h3可以借由考量硅质半导体基材301、硅氧化物构成的浅沟隔离结构302和氮化硅构成的介电栅极上盖314a和314b三者不同蚀刻速率的选择比来加以控制。在本发明的一些实施例中，合适的凹槽深度h3可以大约为50纳米；且第一凹槽316a、
第二凹槽316b和第三凹槽316c的底面316ao、316bo和316co可以与介电栅极上盖314a和314b的底部边缘对齐。此外，如图3h(2)所示，通道层308a或308b一端的顶面与基材301的表面(例如，即第一凹槽316a、第二凹槽316b和第三凹槽316c的底面316ao、316bo和316co)对齐或大致对齐。
82.请参照子步骤s333：借由选择性生长方法(例如，选择性磊晶生长或原子层沉积)形成导电区。图3i(1)是绘示在第一凹槽316a、第二凹槽316b和第三凹槽316c中分别形成第一导电区313a、第二导电区313b和第三导电区313c之后的局部结构俯视图。图3i(2)是沿着图3i(1)的切线c3i所绘示的结构剖面图。
83.第一导电区313a、第二导电区313b和第三导电区313c的形成包括以下步骤：首先，进行一个硅质选择性生长制程(例如选择性磊晶生长制程或原子层沉积制程)以分别在半导体基材301经由第一凹槽316a、第二凹槽316b和第三凹槽316c暴露于外的部分上形成n型轻掺杂漏极区317a、317b和317c。然后，进行另一个硅质选择性生长制程(例如选择性磊晶生长制程或原子层沉积制程)以分别在n型轻掺杂漏极区317a、317b和317c上形成(n+)重掺杂区318a、318b和318c。随后，进行一个可选的快速热退火制程，以提高n型轻掺杂漏极区317a、317b和37c以及(n+)重掺杂区318a、318b和318c的掺杂浓度的活性。在一个实施例中，(n+)重掺杂区318a、318b和318c中的每一者都具有与浅沟隔离结构302的顶部对齐或大致对齐的顶面。如图3i(2)所示，第一导电区313a的顶壁与邻接于第一导电区313a的浅沟槽隔离结构302的顶壁对齐或大致对齐。
84.其中(n+)重掺杂区318a与n型轻掺杂漏极区317a共同形成第一导电区313a；(n+)重掺杂区318b与n型轻掺杂漏极区317b共同形成第二导电区313b；(n+)重掺杂区318c与n型轻掺杂漏极区317c共同形成第三导电区313c。借由使用硅质选择性生长技术来形成第一导电区313a，可以调整第一导电区313a的底壁至顶壁的掺杂浓度分布。类似地，第二导电区313b与第三导电区313c的掺杂浓度分布也可借由此一方法来进行调整。
85.第一导电区313a、第二导电区313b、通道区308a、栅极导电区310a和栅极介电层309共同构成nmos晶体管31。第三导电区313c、第二导电区313b、通道区308b、栅极导电区310b和栅极介电层309共同构成nmos晶体管32。第一导电区313a和第二导电区313b分别作为nmos晶体管31的源极和漏极。第三导电区区313c和第二导电区313b可以分别作为nmos晶体管32的源极和漏极。
86.在进行一是列后段制程步骤之后，可以实现埋入式字元线动态随机存取存储器单元30的制备。其中，第一导电区313a、第二导电区313b及第三导电区313c可分别连接至埋入式字元线动态随机存取存储器单元30的储存节点1、比特线bl及储存节点2(如图3i(2)所绘示)。
87.综上所述，借由评估硅、硅氧化物和氮化硅的不同蚀刻选择比(如图3h(1)和图3h(2)所绘示)，可以更准确地控制硅质凹槽(例如，第一凹槽316a、第二凹槽316b和第三凹槽316c)的蚀刻制程，在形成nmos晶体管31和32的源极或漏极的过程中，可以借由控制蚀刻深度而使源极/漏极底部与介质栅极上盖的底部(或与栅极导电区域的顶壁)对齐或大致对齐，进而降低由栅极-源极/漏极重叠所引起的栅极诱导漏极漏电电流。
88.另外，由于新设计的源极或漏极的(n+)重掺杂区与n型轻掺杂漏极区是借由硅质选择性磊晶生长技术所形成的(如图3i(1)和图3i(2)所绘示)，因此可以在形成源极或漏极
的离子植入制程中避免造成晶格的缺陷。与传统设计相比，本发明的新设计因为采用硅质选择性生长技术来形成n+掺杂区，因此在储存节点侧具有较高的掺杂浓度活性和较低的电阻。故而，本发明所设计的这种nmos晶体管31和32具有比传统单元存取晶体管更高的导通电流。其中，nmos晶体管31和32的通道是采用p型掺杂多晶硅加热驱动技术(如图3c(1)和图3c(2)所绘示)来形成，可以提高通道掺杂的均匀性，降低nmos晶体管31和32的临界电压变异值。
89.再如图3i(2)所绘示，栅极介电层309(热氧化物层)包括覆盖漏极/源极区的顶表面的水平延伸部分309a，可使漏极/源极区与材质为氮化硅的介电栅极上盖314a和314b彼此分开，进一步减少栅极诱导漏极漏电问题的产生。
90.此外，形成第一导电区313a、第二导电区213b和第三导电区313c的过程中，可以选择进行快速热退火制程，借以将掺质驱入，而使n型轻掺杂漏极区317a、317b和317c与栅极重叠，进一步降低nmos晶体管31和32的源极或漏极电阻。
91.虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何该技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。