具有铁电栅极堆叠的半导体器件
背景技术：
1.sic(碳化硅)功率mosfet(金属氧化物半导体场效应晶体管)良好地适合于高功率、高电压、高温度和抗辐射应用。对于sic mosfet发展而言的关键限制因素是在短路状况下在开关应用中适配功率器件。mosfet对于导致过热的过度的电压和温度是敏感的。经过更长的时段，过热严重地影响器件可靠性和性能，最终造成器件的硬损伤。已经设计出技术来防止mosfet在短路状况期间连续工作，所述技术包括用以耗散热的高效方式和在高工作温度下关断器件的智能栅极驱动设计。
2.热耗散机制典型地涉及经由热沉的被动措施，由此避免过热。更进一步地，温度传感器可以被嵌入在功率mosfet管芯(芯片)中以检测用于防止高温度工作的工作温度。集成的电流传感器占据显著量的管芯区域，要求针对器件的有源晶体管单元的更高的功率密度。
3.与igbt(绝缘栅双极晶体管)相比sic mosfet在短路状况下具有5到10倍高的电流密度。更高的瞬时功率密度和更小的热容造成更快的温度上升和更低的短路耐受时间，对需要具有非常快的响应时间(比对于igbt而言所需要的小得多)的栅极驱动器的设计施加了巨大压力。可能仅通过栅极驱动检测过电流状况并且在耐受时间结束之内(例如大约3ms)关断mosfet来确保管芯保护，这提出了艰巨的设计挑战。
4.因此，存在针对具有改进的短路/过电流保护的sic器件设计的需要。
技术实现要素：
5.根据半导体器件的实施例，半导体器件包括：sic衬底；以及多个晶体管单元，其被形成在sic衬底中并且并联电连接以形成晶体管，其中多个晶体管单元中的每个晶体管单元包括栅极结构，栅极结构包括栅极电极和将栅极电极与sic衬底分离开的栅极电介质堆叠，其中栅极电介质堆叠包括铁电绝缘体，其中晶体管具有特定的工作温度范围，其中铁电绝缘体被利用掺杂材料掺杂，使得铁电绝缘体的居里温度处在高于晶体管的特定的工作温度范围的范围内。
6.根据生产半导体器件的方法的实施例，方法包括：在sic衬底中形成多个晶体管单元，并且多个晶体管单元被并联电连接以形成晶体管，其中形成多个晶体管单元中的每个晶体管单元包括形成栅极结构，栅极结构包括栅极电极和栅极电介质堆叠，栅极电介质堆叠将栅极电极与sic衬底分离开并且包括铁电绝缘体，其中晶体管具有特定的工作温度范围；以及利用掺杂材料掺杂铁电绝缘体，使得铁电绝缘体的居里温度处在高于晶体管的特定的工作温度范围的范围内。
7.本领域技术人员在阅读以下详细描述并且查看随附附图时将认识到附加的特征和优点。
附图说明
8.附图中的要素未必相对于彼此成比例。同样的参考标号指明对应的类似部件。各
种所图示的实施例的特征可以被组合，除非它们彼此排斥。在附图中描绘了实施例并且在随后的描述中详述实施例。
9.图1图示包括基于铁电的栅极电介质堆叠的半导体器件的实施例的部分横截面视图。
10.图2图示示出在居里温度tc以下在栅极电介质堆叠的铁电绝缘体内发生的极化以及在居里温度以上失去极化的线图。
11.图3图示作为针对栅极电介质堆叠的铁电绝缘体的感应极化和所施加电场的函数的特征磁滞回线。
12.图4图示对于不同的栅极电介质堆叠结构而言阈值电压随温度的线图。
13.图5图示包括基于铁电的栅极电介质堆叠的半导体器件的另一实施例的部分横截面视图。
14.图6a和图6b图示形成具有铁电绝缘体的栅极电介质堆叠的方法的实施例的部分横截面视图。
15.图7图示包括基于铁电的栅极电介质堆叠的半导体器件的另一实施例的部分横截面视图。
具体实施方式
16.在此描述的是为半导体器件提供改进的短路/过电流保护的栅极电介质堆叠。包括栅极电介质堆叠的半导体器件的类型可以取决于感兴趣的应用并且可以包括功率半导体器件，其是用作为功率电子电路中的开关或整流器的半导体器件。不管半导体器件的类型如何，形成在半导体衬底中的多个晶体管单元利用栅极电介质堆叠并且被并联电连接以形成晶体管。
17.栅极电介质堆叠包括铁电绝缘体作为朝着改进的短路/过电流保护的关键促成因素。该绝缘体是“铁电的”，因为该绝缘体具有自发电极化，自发电极化可以由于施加外部电场而被反转，这不同于不具有这样的可反转自发电极化的非铁电绝缘体，诸如sio2和sin。
18.铁电绝缘体被掺杂有掺杂材料，使得铁电绝缘体的居里温度在器件的特定的工作温度范围以上的范围内，其中特定的工作温度范围限定用于器件的最小的和最大的工作温度。在短时间段内，例如由于短路状况，器件温度可能超过最大工作温度。在该温度以上，栅极电介质堆叠的铁电绝缘体失去其极化，这进而引起器件的阈值电压增加。因此，在特定的工作温度范围之外，要求比在特定的工作温度范围内所要求的栅极电压高的栅极电压来创建导电沟道。
19.包括在栅极电介质堆叠中的铁电绝缘体呈现自发电极化。这种极化被保持直到被称为居里温度(tc)或居里点的特征温度。居里温度是如下的温度：在该温度之上铁电绝缘体失去其铁电性质和电极化。因此，在居里温度以下近于固定的量的栅极电压极化铁电绝缘体并且创建导电沟道。在居里温度以上，铁电绝缘体不再被极化，从而介电常数减小，并且要求更高的栅极电压来创建沟道，因此有助于限制过电流状况。通过将铁电绝缘体集成到器件的栅极电介质堆叠中，从而器件变得对温度敏感，使得器件在超出器件的最大安全工作温度下自调节漏极电流。
20.基于铁电的栅极电介质堆叠可以被使用在任何类型的半导体器件中，半导体器件
包括被形成在半导体衬底中并且被并联电连接以形成晶体管的多个晶体管单元。例如，半导体衬底可以是sic衬底、si衬底、gan衬底等。晶体管可以是竖向晶体管或横向晶体管。例如，晶体管可以是功率mosfet、igbt、栅极关断晶闸管、hemt(高电子迁移率晶体管)等。
21.在每种情况下，栅极电介质堆叠的铁电绝缘体包括掺杂材料，其将铁电绝缘体的居里温度设置在高于晶体管器件的特定的工作温度范围的范围内。取决于所使用的铁电绝缘体的类型，掺杂剂材料可以是一种或多种掺杂剂，诸如al、si、gd、yr、la、sr和/或zr、合金等。
22.铁电绝缘体可以包括例如氧化铪(hfo2)。然而，可以使用其它的铁电绝缘材料，诸如但是不限制于利用钪掺杂的氮化铝。
23.在氧化铪的情况下，用于在合期望的温度范围内实现hfo2中的铁电性的掺杂材料可以是不同的掺杂剂，诸如al、si、gd、yr、la、sr和/或zr。取决于掺杂剂浓度，掺杂的hfo2的铁电性质变化。例如，当si浓度从2%变化到8%时观察到铁电性。类似地，对于sr(2.5%)、gd(3.7%)、al(3.7%)、la(16.7%)而言观察到相当大的铁电性。掺杂剂浓度可以取决于应用而被调整，以调谐居里温度。
24.栅极电介质堆叠可以仅包括铁电绝缘体并且不包括其它电介质层。
25.栅极电介质堆叠替代地可以包括除了铁电绝缘体之外的一个或多个非铁电绝缘层。例如，栅极电介质堆叠可以包括铁电绝缘体和第一非铁电绝缘体这两者。第一非铁电绝缘体可以接触半导体衬底。第一非铁电绝缘体可以包括二氧化硅(sio2)，并且在sic衬底的情况下二氧化硅和半导体衬底之间的界面区可以在二氧化硅内包含氮。
26.在sic衬底的情况下，二氧化硅绝缘体可以是热生长的或者是沉积的层，其被退火以分别保持优异的sio2/sic界面性质和沟道迁移率。
27.在二氧化硅作为第一非铁电绝缘体并且氧化铪作为铁电绝缘体的情况下，二氧化硅和氧化铪的组合厚度可以在10nm到200nm的范围内。
28.铁电绝缘体可以比第一非铁电绝缘体厚。
29.栅极电介质堆叠可以进一步包括第二非铁电绝缘体，并且铁电绝缘体可以被插入在第一非铁电绝缘体和第二非铁电绝缘体之间或者在第二非铁电绝缘体的顶部上。
30.第一非铁电绝缘体可以接触半导体衬底并且包括二氧化硅，铁电绝缘体可以包括氧化铪，并且第二非铁电绝缘体可以包括二氧化硅或氧化铝或氧化铪，具有造成在。
31.第二非铁电绝缘体可以比第一非铁电绝缘体薄或者比第一非铁电绝缘体厚或者具有与第一非铁电绝缘体类似的厚度，这取决于用于第二非铁电绝缘体的材料类型。例如，如果第二非铁电绝缘体包括二氧化硅，则第二非铁电绝缘体可以比第一非铁电绝缘体薄。如果第二非铁电绝缘体包括具有造成在最小工作温度之下的居里温度的掺杂水平的高k电介质(诸如氧化铝或氧化铪)，则第二非铁电绝缘体替代地可以比第一非铁电绝缘体厚。
32.一个或多个附加的铁电的和/或非铁电的层可以被部署在铁电绝缘体与第一非铁电绝缘体和/或第二非铁电绝缘体之间。附加的一个或多个非铁电层的介电常数可以高于二氧化硅的介电常数，诸如例如高20%，或者甚至高100%或者甚至高300%。
33.为了使得能够有铁电绝缘体的良好的热耦合，在半导体衬底和铁电绝缘体之间实现的非铁电材料的氧化物层或多层堆叠的厚度可以低于50nm。
34.在室温下，铁电绝缘体的极化如正的栅极电荷那样起作用，由此降低器件的阈值
电压。阈值电压降低的量取决于铁电绝缘体的掺杂以及铁电绝缘体与包括在栅极电介质堆叠中的任何非铁电绝缘体的厚度比率。可以增加器件的本体区掺杂和/或可以增加栅极电介质堆叠的厚度，以实现与具有sio2栅极氧化物但是没有任何铁电材料的常规mosfet近似相同的室温阈值电压。这样的方法确保在居里温度之下宽泛地未改变的电器件性质。
35.随着器件开始达到短路状况，发生温度上的快速上升。一旦温度超过居里温度，栅极电介质堆叠中的铁电绝缘体就几乎瞬时地(在纳秒范围内)经历相转变。因此，失去在铁电绝缘体中的极化，这导致几乎立即的在器件的阈值电压上的增加。这种在阈值电压上的增加降低了过驱动电压(栅极到源极电压减去阈值电压)，这最终降低漏极电流。在更低的漏极电流的情况下，确保更低的热生成。一旦工作温度降到安全工作范围内，铁电绝缘体就重新获得其铁电极化并且阈值电压恢复到与短路事件之前相同的电压。对于在短路事件期间造成局部热点的电流丝化的情况而言，所描述的措施对于抵消这种电流丝化和局部自发热是非常有效的。
36.归因于器件的基于铁电的栅极电介质堆叠中的相转变的漏极电流上的降低允许栅极驱动朝着在临界时间段内安全地关断器件而起作用，这显著地改进了短路可靠性。基于铁电的栅极电介质堆叠解耦或消除在正常工作温度下的低r
on
xa(面积特定的导通电阻)和短路事件的情况下的受限的非破坏性峰值电流之间的严格折衷。
37.接下来参照各图描述基于铁电的栅极电介质堆叠和对应的生产方法的示例性实施例。为了易于解释和/或说明，在特定的半导体材料系统和/或器件类型的上下文中解释了各图中的一些。然而，如在上面解释的那样，基于铁电的栅极电介质堆叠可以被使用在包括形成在半导体衬底中并且被并联地电连接以形成具有竖向电流流动的晶体管的多个晶体管单元的任何类型的半导体器件中。
38.图1图示包括半导体衬底102的半导体器件100的实施例的部分横截面视图。半导体衬底102可以包括任何类型的半导体材料，诸如sic、si、gan等。半导体衬底102可以包括基底半导体和生长在基底半导体上的一个或多个外延层。
39.图1的部分横截面视图是在形成在半导体衬底102中的三(3)个邻近的晶体管单元104的栅极区中的。器件100可以包括10个、100个、1000个或甚至更多个的晶体管单元104，如在图1中由水平虚线指示的那样。晶体管单元104并联电连接以形成晶体管。例如，晶体管单元104可以共享源极或发射极连接、漏极或集电极连接以及栅极连接。所得到的晶体管可以是竖向晶体管，因为主要电流流动方向是在半导体衬底102的前表面106和背表面108之间的。晶体管替代地可以是横向晶体管，因为主要电流流动方向是沿着半导体衬底102的前表面106的。
40.在任一情况下，每个晶体管单元104包括栅极结构110，栅极结构110包括栅极电极112和将栅极电极112与半导体衬底102分离开的栅极电介质堆叠114。图1示出被实现为平面栅极器件的半导体器件100，因为栅极结构110被形成在半导体衬底102的前表面106上。然而，半导体器件100替代地可以被实现为沟槽栅极器件，因为栅极结构110可以被部署在形成于半导体衬底102的前表面106中的沟槽中。
41.在任一情况下，栅极电介质堆叠114包括铁电绝缘体116。栅极电介质堆叠114可以仅包括铁电绝缘体116并且不包括其它绝缘层。铁电绝缘体116可以包括单个层。铁电绝缘体116替代地可以包括具有不同掺杂水平的两个或更多个层。分离地或组合地，铁电绝缘体
116可以包括两种或更多种不同的铁电材料。例如，铁电绝缘体116可以包括掺杂的hfo2和alscn。
42.根据图1中图示的实施例，栅极电介质堆叠114还包括第一非铁电绝缘体118。第一非铁电绝缘体118可以接触半导体衬底102。在sic作为半导体衬底102的情况下，第一非铁电绝缘体118可以包括二氧化硅(sio2)，并且靠近二氧化硅和基于sic的半导体衬底102之间的界面的区可以有益地包含氮。例如，在形成栅极电介质堆叠114之后，可以执行合适的退火后步骤以获得栅极氧化物半导体界面的良好质量和稳定性。退火步骤可以是例如在no气氛中执行的。然而，可以使用其它半导体材料，并且第一非铁电绝缘体118可以包括不同材料或者被省略。
43.针对铁电绝缘体116的相对介电常数(εr1)与厚度(t1)的比率(εr 1/t1)可以等于针对第一非铁电绝缘体118的相对介电常数(εr2)与厚度(t2)的比率(εr2/t2)或者在针对第一非铁电绝缘体118的相对介电常数(εr2)与厚度(t2)的比率(εr2/t2)的预定范围内。例如，εr1/t1可以等于εr2/t2。然而，理想的比率可能更复杂，因为不同的绝缘体具有不同的击穿强度。例如，sio2可以承受更高的场(例如10mv/cm)而一些高k材料仅可以阻断大约5mv/cm。如果εr1/t1=εr2/t2，则将在铁电绝缘体116和第一非铁电绝缘体118中造成相等的电场，如果一个绝缘体比另一个“弱”得多，则这可能不是理想的。另一种方法将是基于εr1/(ebd1*t1)=εr2/(ebd2*t2)来调整厚度，其中edb1和ebd2分别是铁电绝缘体116和第一非铁电绝缘体118的固有击穿强度。厚度t1、t2可以与该比率相差多于100%(即相差多于2倍)。
44.在每种情况下，由并联连接的晶体管单元104形成的晶体管具有特定的工作温度范围，在该特定的工作温度范围内晶体管有望安全地工作。例如，特定的工作温度范围可以是从-55℃到200℃、从-55℃到175℃、从-40℃到150℃等。栅极电介质堆叠114的铁电绝缘体116被掺杂有掺杂材料，使得铁电绝缘体116的居里温度(tc)在高于晶体管的特定的工作温度范围的范围内。
45.如在上面解释的那样，在居里温度以下相对固定的量的栅极电压“v
g”极化铁电绝缘体116，如在图1中由在竖向上偏移的负(
“‑”
)电荷的行和正(“+”)电荷的行所指示的那样。因此，在每个晶体管单元104的本体区122中在居里温度(tc)以下创建导电沟道120。导电沟道120被示出为针对n沟道器件的电子反型层。导电沟道120替代地可以是针对p沟道器件的空穴反型层。对于p沟道器件而言，栅极电压vg将以与图1中示出的相反的方式极化铁电绝缘体116。
46.在居里温度tc以上，铁电绝缘体116不再被极化并且要求更高的栅极电压vg来创建沟道120，因此有助于限制过电流状况。另外，当从tc以下行进到tc以上时铁电绝缘体116的介电常数改变。例如，在hfo2的情况下，当从tc以下行进到tc以上时，介电常数可以从26改变为28。
47.图2图示在居里温度tc以下在铁电绝缘体116中发生的极化“p”以及在居里温度以上在铁电绝缘体116中发生的极化失去。在电气上，器件温度增加到tc以上导致在铁电绝缘体116中没有显著的极化，使得铁电绝缘体116从铁电相转变成顺电相。在结构上，从非中心对称(斜方晶)形式改变为中心对称(顺电四方晶)形式带来这种改变。除了失去电极化之外，介电常数也随着温度朝向tc升高而增加。
48.对于器件工作而言，这意味着在tc以下，铁电绝缘体116具有极化电荷，并且创建
沟道或反型层120所要求的栅极电压vg是v
ge,th1
。由于当在居里温度tc以下工作时铁电绝缘体116保持极化，因此仍然可以通过施加v
ge,th1
来接通半导体器件100。当相同的器件100在tc以上工作时，铁电绝缘体116失去其强极化并且变为顺电的。在这种情况下，创建沟道/反型层120所需要的栅极电压vg的量是v
ge,th2
，其中v
ge,th2
＞v
ge,th1
。
49.图3图示作为针对铁电绝缘体116的感应极化“p”和所施加的电场“e”的函数的特征磁滞回线。当第一次施加栅极电压vg时，铁电畴对准并且跨铁电绝缘体116的电压降使得铁电绝缘体116能够获得稳定的极化状态(图3中的状态“1”)。对于开关应用而言，晶体管器件被快速地关断和接通。对于下一个接通事件而言并且当施加栅极电压vg时，跨铁电绝缘体116的电压降再次将铁电极化驱动到先前接通的阶段(如在图3中由从状态“2”达到状态“1”的线指示的那样)。只要在铁电绝缘体116中保持铁电极化，器件就以特定的栅极电压vg继续接通(如在图3中由在状态“1”和“2”之间行进的线指示的那样)。
50.对于在图1中示出的示例而言，并且其中铁电绝缘体116包括hfo2并且第一非铁电绝缘体118包括sio2，可以例如通过调整掺杂剂材料的类型和/或掺杂剂浓度来调谐hfo2中的铁电极化。用于实现和调谐hfo2中的铁电性的掺杂材料可以是不同的掺杂剂，诸如al、si、gd、yr、la、sr和/或zr。取决于掺杂剂的浓度，掺杂的hfo2的铁电性质变化。例如，当si浓度从2%变化到8%时，观察到铁电性。类似地，针对sr(2.5%)、gd(3.7%)、al(3.7%)、la(16.7%)观察到相当大的铁电性。取决于应用，可以相应地调谐掺杂剂浓度。
51.sio2和hfo2的厚度也可以被调整以调谐铁电绝缘体116中的铁电极化。例如，可以调谐铁电绝缘体116中的铁电极化，使得极化在250℃下减小到非常低的值。对于第一非铁电绝缘体118包括sio2并且铁电绝缘体116包括hfo2的示例而言，sio2和hfo2的组合厚度可以在10nm到200nm的范围内。分离地或组合地，铁电绝缘体116可以比第一非铁电绝缘体118厚。
52.图4绘制针对不同的栅极电介质堆叠示例的随温度(℃)的阈值电压(v_threshold)，栅极电介质堆叠示例包括具有100nm的厚度并且没有铁电极化的标准sio2栅极电介质。其它栅极电介质堆叠示例表示图1中示出的栅极电介质堆叠114的变型并且其中铁电绝缘体116包括hfo2并且第一非铁电绝缘体118包括sio2。对于这些基于铁电的示例而言，铁电绝缘体116的极化(μc/cm2)和器件本体区122的掺杂浓度(cm-3
)被调整以示出对阈值电压的影响。对于图4中示出的基于铁电的示例而言，铁电绝缘体116的极化在从0.5μc/cm2到4μc/cm2的范围内并且本体区122的掺杂浓度在从2.34e17cm-3
到1.22e18cm-3
的范围内。
53.如在图4中示出那样，在居里温度tc以下对于不同的栅极电介质堆叠示例而言阈值电压保持近似相同。随着温度增加，对于仅具有sio2作为栅极电介质的器件而言存在阈值电压上的降低。然而，对于具有hfo2和sio2这两者作为栅极电介质的栅极堆叠而言，情况改变。虽然在tc以下对于基于铁电的器件而言阈值电压保持与不具有铁电绝缘体的器件近似相同，但是在tc以上对于基于铁电的器件而言阈值电压由于失去铁电绝缘体中的极化而增加。在铁电状态下hfo2的更大的极化的情况下，阈值电压上的增加更明显(更大)。这种增加的铁电极化可以被利用更高的本体区掺杂和/或适配的栅极绝缘体厚度来补偿，以在tc以下提供可比的阈值电压行为。这种阈值电压上的增加引起至少在其中发生电流丝化的区中的漏极电流上的减小，由此抑制在短路状况期间生成的热。
54.如在图4中示出那样，可以通过减小铁电绝缘体116的极化来增加在居里温度(在该示例中为250℃)处的阈值电压。在图4中图示的示例中居里温度为250℃，但是取决于应用居里温度可以更低或更高。可以通过修改掺杂剂材料(例如针对hfo2的al、si、gd、yr、la、sr和/或zr)和/或掺杂剂浓度来相应地调整铁电绝缘体116的极化。
55.本体区122的掺杂浓度可以被用于例如通过增加用于掺杂本体区122的掺杂剂物质的注入剂量来将阈值电压调整到居里温度tc以下的目标值。在一个实施例中，本体区122可以是p型掺杂的(对于n沟道器件而言)并且p型本体区122的掺杂浓度在居里温度以下可以是铁电绝缘体的极化密度的函数，如在图4中示出那样，使得器件阈值电压对于居里温度以上的温度而言更高并且对于在晶体管器件的特定的工作温度范围内的温度而言更低。例如，本体区122可以是p型掺杂的(对于n沟道器件而言)并且具有在1e17cm-3
到2e18cm-3
的范围内的掺杂浓度。
56.增加居里温度下的阈值电压产生漏极电流上的减小，这减少在具有高电流密度的器件区中生成的热量，并且可以通过调整铁电绝缘体116的掺杂浓度来调谐居里温度，如在上面解释的那样。例如，晶体管器件可以具有低于200℃的最大工作温度，并且居里温度可以被通过相应地调整铁电绝缘体116的掺杂而被调谐在200℃和600℃之间或者在200℃和800℃之间或者甚至更高(例如在200℃和1500℃之间或者更高)。一般而言，铁电绝缘体116被掺杂以控制/限定居里温度，居里温度进而对应于要被缓解的不合期望的热失控状况，并且其可以在器件工作期间例如由于短路状况而发生。
57.图5图示在栅极电介质堆叠114中包括铁电绝缘体116的半导体器件200的另一实施例的部分横截面视图。图5中示出的实施例类似于图1中示出的实施例。然而不同的是，栅极电介质堆叠114进一步包括第二非铁电绝缘体202。铁电绝缘体116被插入在第一非铁电绝缘体118和第二非铁电绝缘体202之间。在一个实施例中，第一非铁电绝缘体118接触半导体衬底102并且包括二氧化硅，铁电绝缘体116包括氧化铪，并且第二非铁电绝缘体202包括二氧化硅或氧化铝或氧化铪，具有造成在最小工作温度以下的居里温度的掺杂水平，或者包括非铁电的任何其它高k电介质，即不具有居里温度的非铁电材料。分离地或组合地，第二非铁电绝缘体202可以比第一非铁电绝缘体118薄(t3＜t2)。一个或多个附加的非铁电层可以被部署在第一非铁电绝缘体118和铁电绝缘体116之间和/或被部署在第二非铁电绝缘体202和铁电绝缘体116之间。一个或多个附加的非铁电层可以被部署在第一非铁电绝缘体118下方和/或被部署在第二非铁电绝缘体202上方。
58.图6a和图6b图示形成栅极电介质堆叠114的方法的实施例的部分横截面视图。在sic功率晶体管器件300的上下文中说明该方法。基于si的功率mosfet可以实现10ms的短路保护，而基于sic的器件具有更受限的短路响应。因此，由铁电绝缘体116提供的阈值电压调整对于sic功率晶体管器件300而言特别有益。
59.sic功率晶体管器件300具有形成在sic衬底302中的沟槽晶体管栅极结构。沟槽晶体管栅极结构包括例如通过蚀刻形成在sic衬底302中的栅极沟槽304。在图6a和图6b中仅示出一个晶体管单元306。然而，半导体器件300可以包括10个、100个、1000个或甚至更多个的晶体管单元306以形成功率mosfet，如在图6a和图6b中由水平虚线指示的那样。每个晶体管单元306还包括第一导电类型的源极区308和与第一导电类型相反的第二导电类型的本体区310，并且它们被部署在栅极沟槽304的侧壁处。本体区310将源极区308与第一导电类
型的漂移区带312分离开。第一导电类型的漏极区314在sic衬底302的与源极区308相对的一侧处邻接漂移区带312。
60.半导体器件300还可以包括在sic衬底302中的在本体区310下方并且邻接本体区310的第一导电类型的电流传导区316。例如，电流传导区316可以邻接栅极沟槽304的底部并且可以是jfet(结型场效应晶体管)区。
61.半导体器件300还可以包括第二导电类型的屏蔽区318。屏蔽区318在横向上相邻于电流传导区316并且被配置为在半导体器件300的工作期间至少部分地将栅极沟槽304的底部与电场屏蔽开。栅极沟槽304可以具有导致增强的场拥挤的圆形角部，并且屏蔽区318限制沟槽晶体管栅极结构的该区中的电场。屏蔽区318可以与接触区320接触，接触区320为第二导电类型并且与屏蔽区318相比具有更高的掺杂浓度。
62.如在此先前解释的那样，半导体器件300的栅极电介质堆叠114可以仅包括铁电绝缘体116并且不包括其它绝缘层，或者替代地除了铁电绝缘体116之外还可以包括一个或多个非铁电绝缘层。在这种理解下，图6a示出包括铁电绝缘体116和第一非铁电绝缘体118的栅极电介质堆叠114的示例。第一非铁电绝缘体118可以衬垫栅极沟槽304的侧壁和底部，并且铁电绝缘体116可以例如如在图1中示出那样被形成在第一非铁电绝缘体118上。因此，第一非铁电绝缘体118可以接触sic衬底302。第一非铁电绝缘体118可以包括sio2或任何其它合适的非铁电绝缘材料。
63.在一个实施例中，通过在形成铁电绝缘体116之前在sic衬底302上沉积二氧化硅来与sic衬底302接触地形成第一非铁电绝缘体118。然后在高于1100℃的温度下使二氧化硅致密化，并且在含氮气氛中钝化二氧化硅和sic衬底302之间的界面。然后例如在铁电hfo2的情况下通过原子层沉积(ald)在第一非铁电绝缘体118上形成铁电绝缘体116。
64.铁电绝缘体116可以是原位或非原位掺杂的以将铁电绝缘体116的居里温度设置在高于半导体器件300的特定的工作温度范围的范围内。例如，可以通过如下来实现掺杂：沉积包括铁电材料和掺杂材料的层堆叠——其中合适地选取层厚度——并且通过随后的在250℃到1200℃(例如300℃到1000℃)的范围内的高温处理来混合这些材料。第二非铁电绝缘体118 (图6a和图6b中未示出)可以被形成在铁电绝缘体116上，使得铁电绝缘体116被插入在两个非铁电绝缘体之间，例如如在图5中示出那样。
65.图6b示出形成在栅极沟槽304中的栅极电极材料322。可以使用任何合适的栅极电极材料322，诸如多晶硅、金属、金属合金等。然后可以例如使用cmp(化学机械抛光)来平坦化该结构以形成最终的栅极结构，最终的栅极结构包括栅极电极112和将栅极电极112与sic衬底302分离开的栅极电介质堆叠114。
66.图7图示包括栅极电介质堆叠114的半导体器件400的另一实施例的部分横截面视图。根据图7中图示的实施例，半导体器件400是具有场板沟槽配置的功率晶体管。
67.半导体器件400包括半导体衬底402。半导体衬底402可以包括被用于形成诸如功率mosfet、igbt(绝缘栅双极晶体管)、hemt(高电子迁移率晶体管)等的半导体器件的各种半导体材料中的一种或多种。例如，半导体衬底402可以包括硅(si)、碳化硅(sic)、锗(ge)、硅锗(sige)、氮化镓(gan)和砷化镓(gaas)等。半导体衬底402可以是块体半导体材料或者可以包括生长在块体半导体材料上的一个或多个外延层。
68.半导体器件400进一步包括形成在半导体衬底402中的场板沟槽404。场板沟槽404
可以是针状形状或条带形状的。半导体器件400还包括形成在半导体衬底402中的栅极沟槽406。栅极沟槽406可以是针状形状或条带形状的。场板沟槽404和栅极沟槽406是彼此夹杂的。如在此使用的术语“针状形状”意味着在半导体衬底402的沿着深度的方向(图7中的z方向)上窄并且长的沟槽结构。例如，场板沟槽404和/或栅极沟槽406可以在半导体衬底402的深度方向(z)上类似于针状、柱状或针形。对于条带形状的沟槽而言，长向延伸进入和离开图7中的页面。
69.场板408被部署在每个场板沟槽404中并且被通过场电介质410与周围的半导体衬底402分离开。场板沟槽404可以比栅极沟槽406更深地延伸到半导体衬底402中。场板408和栅极电极112可以是由任何合适的导电材料制成的，诸如多晶硅、金属、金属合金等。场板408和栅极电极112可以包括相同或不同的导电材料。栅极电介质堆叠114的场电介质410和第一非铁电绝缘体118(如果被提供的话)可以包括相同或不同的电绝缘材料(例如sio2)，并且可以是通过一个或多个共同的处理(诸如热氧化和/或沉积)形成的。
70.图7中仅示出一个晶体管单元412。然而，半导体器件400可以包括10个、100个、1000个或甚至更多的晶体管单元412以形成功率晶体管，如在图7中由水平虚线指示的那样。每个晶体管单元412还包括第一导电类型的源极区414和与第一导电类型相反的第二导电类型的本体区416，并且它们被部署在栅极沟槽406的侧壁处。本体区416将源极区414与第一导电类型的漂移区带418分离开。第一导电类型的漏极区420在半导体衬底402的与源极区414相对的一侧处邻接漂移区带418。
71.如在此先前解释的那样，半导体器件被设计以在特定的工作温度范围内安全地工作。在半导体器件的特定的工作温度范围之外在长时间段内使半导体器件工作可能造成灾难性的损坏。然而，短路状况确实发生并且在该高温失控区中应当尽可能快地关断器件。在此描述的基于铁电的栅极电介质的教导通过具有在高于器件的特定的工作温度范围的范围内的居里温度来限制短路状况期间的漏极电流直到器件可以被安全地关断。
72.通过在栅极堆叠中包括铁电材料，阈值电压随着器件超出安全工作温度范围而增加，并且漏极电流相应地减小。将铁电材料合并到栅极堆叠中可以由于铁电材料的不同的介电常数而更改栅极氧化物电容(cox)。如在上面解释的那样，可以调整包括在栅极堆叠中的铁电绝缘体和任何非铁电绝缘体的厚度组成，以产生与没有铁电绝缘体的标准sio2栅极氧化物堆叠相同的cox。在此先前还已经描述了对阈值电压的温度影响，这是因为极化被引入在铁电绝缘体中。然而，在感应铁电极化的情况下，阈值电压也改变并且可以例如如在图4中图示那样被通过设定铁电绝缘体和/或器件本体区的掺杂浓度来进行补偿。
73.虽然本公开并不限制于如此，但是以下编号的示例展示本公开的一个或多个方面。
74.示例1. 一种半导体器件，包括：sic衬底；以及多个晶体管单元，其被形成在sic衬底中并且并联电连接以形成晶体管，其中多个晶体管单元中的每个晶体管单元包括栅极结构，栅极结构包括栅极电极和将栅极电极与sic衬底分离开的栅极电介质堆叠，其中栅极电介质堆叠包括铁电绝缘体，其中晶体管具有特定的工作温度范围，其中铁电绝缘体被利用掺杂材料掺杂，使得铁电绝缘体的居里温度在高于晶体管的特定的工作温度范围的范围内。
75.示例2. 示例1的半导体器件，其中栅极电介质堆叠进一步包括第一非铁电绝缘
体。
76.示例3. 示例2的半导体器件，其中第一非铁电绝缘体接触sic衬底。
77.示例4. 示例3的半导体器件，其中第一非铁电绝缘体包括二氧化硅，并且其中二氧化硅和sic衬底之间的界面区包含氮。
78.示例5. 示例2至4中的任何一个的半导体器件，其中第一非铁电绝缘体包括二氧化硅，其中铁电绝缘体包括氧化铪，并且其中二氧化硅和氧化铪的组合的厚度在10nm到200 nm的范围内。
79.示例6. 示例2至5中的任何一个的半导体器件，其中铁电绝缘体比第一非铁电绝缘体厚。
80.示例7. 示例2至6中的任何一个的半导体器件，其中栅极电介质堆叠进一步包括第二非铁电绝缘体，并且其中铁电绝缘体被插入在第一非铁电绝缘体和第二非铁电绝缘体之间。
81.示例8. 示例7的半导体器件，其中第一非铁电绝缘体接触sic衬底并且包括二氧化硅，其中铁电绝缘体包括氧化铪，并且其中第二非铁电绝缘体包括二氧化硅或氧化铝或氧化铪，具有造成在最小工作温度以下的居里温度的掺杂水平。
82.示例9. 示例7或8的半导体器件，其中第一非铁电绝缘体接触sic衬底，并且其中第二非铁电绝缘体比第一非铁电绝缘体薄或者厚。
83.示例10. 示例2至9中的任何一个的半导体器件，其中多个晶体管单元中的每个晶体管单元进一步包括形成在sic衬底中的p型本体区，并且其中第一非铁电绝缘体接触p型本体区。
84.示例11. 示例10的半导体器件，其中p型本体区具有在1e17cm-3
到2e18cm-3
的范围内的掺杂浓度。
85.示例12. 示例10或11的半导体器件，其中p型本体区的掺杂浓度在居里温度以下是铁电绝缘体的极化密度的函数，使得晶体管具有对于居里温度以上的温度而言更高并且对于在晶体管的特定的工作温度范围内的温度而言更低的阈值电压。
86.示例13. 示例1至12中的任何一个的半导体器件，其中铁电绝缘体包括氧化铪，并且其中掺杂材料具有使得铁电绝缘体的居里温度超过200℃的掺杂水平。
87.示例14. 示例1至13中的任何一个的半导体器件，其中掺杂材料包括从由al、si、gd、yr、la、sr和zr构成的组中选择的一种或多种杂质物质。
88.示例15. 示例1至14中的任何一个的半导体器件，其中多个晶体管单元中的每个晶体管单元的栅极结构是部署在形成于sic衬底中的沟槽中的沟槽栅极结构。
89.示例16. 示例1至15中的任何一个的半导体器件，其中晶体管具有低于200℃的最大工作温度，并且其中铁电绝缘体的居里温度在200℃到1500℃的范围内。
90.示例17. 示例1至16中的任何一个的半导体器件，其中铁电绝缘体包括氧化铪。
91.示例18. 示例17的半导体器件，其中掺杂材料包括从由al、si、gd、yr、la、sr和zr构成的组中选择的一种或多种杂质物种。
92.示例19. 示例1至18中的任何一个的半导体器件，其中在居里温度以下，铁电绝缘体具有在0.5μc/cm2到4μc/cm2的范围内的极化密度。
93.示例20. 示例1至19中的任何一个的半导体器件，其中晶体管具有在高于居里温
度的温度下更高并且在晶体管的特定的工作温度范围内的温度下更低的阈值电压。
94.示例21. 示例1至20中的任何一个的半导体器件，其中铁电绝缘体包括具有不同掺杂水平的两个或更多个层。
95.示例22. 示例1至21中的任何一个的半导体器件，其中铁电绝缘体包括两种或更多种不同的铁电材料。
96.示例23. 示例22的半导体器件，其中铁电绝缘体包括掺杂的hfo2和alscn。
97.示例24. 一种生产半导体器件的方法，方法包括：在sic衬底中形成多个晶体管单元并且多个晶体管单元并联电连接以形成晶体管，其中形成多个晶体管单元中的每个晶体管单元包括形成栅极结构，栅极结构包括栅极电极和栅极电介质堆叠，栅极电介质堆叠将栅极电极与sic衬底分离开并且包括铁电绝缘体，其中晶体管具有特定的工作温度范围；以及利用掺杂材料掺杂铁电绝缘体，使得铁电绝缘体的居里温度在高于晶体管的特定的工作温度范围的范围内。
98.示例25. 示例24的方法，其中铁电绝缘体是原位掺杂的。
99.示例26. 示例24或25的方法，其中形成栅极电介质堆叠进一步包括形成与sic衬底接触的第一非铁电绝缘体。
100.示例27. 示例26的方法，其中形成与sic衬底接触的第一非铁电绝缘体包括：在形成铁电绝缘体之前，在sic衬底上沉积二氧化硅，在高于1100℃的温度下使二氧化硅致密化，并且在含氮气氛中钝化二氧化硅和sic衬底之间的界面。
101.示例28. 示例24的方法，其中对铁电绝缘体进行掺杂包括：沉积包括铁电材料和掺杂材料的层堆叠；以及通过温度处理使铁电材料和掺杂材料混合。
102.诸如“第一”、“第二”等的术语被用于描述各种要素、区、区段等，并且也不意图进行限制。贯穿于描述，同样的术语指代同样的要素。
103.如在此使用的那样，术语“具有”、“包含”、“包括”和“包括有”等是开放式术语，其指示存在所声明的要素或特征，但是不排除附加的要素或特征。量词“一”、“一个”和指代词“该”旨在包括复数以及单数，除非上下文另外清楚地指示。
104.虽然在此已经图示和描述了具体实施例，但是本领域普通技术人员将领会，在不脱离本发明的范围的情况下，各种替换的和/或等同的实现可以代替所示出和描述的具体实施例。本技术旨在覆盖在此讨论的具体实施例的任何适配或变化。因此，意图的是本发明仅受权利要求及其等同物限制。