一种芯片的布局结构及晶圆的切割方法与流程

1.本发明涉及半导体制造技术领域，特别涉及一种芯片的布局结构及晶圆的切割方法。


背景技术：

2.随着半导体技术的不断发展，芯片的尺寸也在不断地缩小。然而，当技术节点进入到14纳米甚至更小时，生产成本将大幅度地提高。此时，在现有技术节点的条件下，通过不同的方式降低生产成本以提高生产厂家的市场竞争力，例如提高每个晶圆上的芯片数量，成为一种新的发展趋势。
3.现有的芯片制造工艺中，在晶圆上相邻两个芯片之间形成有切割道，且将所有电性特征的测试结构和工艺标记等全部置于切割道内，用于实现对晶圆的测试和定位。由于需要设置测试结构和工艺标记，现有的切割道宽度一般为80微米～60微米。但是，随着单个芯片的面积的缩小，晶圆上芯片的密度随之增大，此时由切割道所造成的面积损失也越来越不可忽视。


技术实现要素：

4.本发明的目的在于提供一种芯片的布局结构及晶圆的切割方法，以解决现有的晶圆上芯片之间的切割道占用的面积较大的问题。
5.为解决上述技术问题，本发明提供一种芯片的布局结构，包括：排布在晶圆上的多个芯片阵列，每个所述芯片阵列中排布有多个芯片，相邻的芯片之间通过切割道相互分隔；以及，每个所述芯片阵列内还设置有集成区域，所述集成区域用于集成所述芯片阵列内的测试结构和/或标记结构。
6.可选的，所述切割道的宽度小于等于30微米。
7.可选的，所述集成区域与相邻的芯片之间通过切割道相互分隔。
8.可选的，所述集成区域设置在所述芯片阵列的顶角位置。
9.可选的，所述集成区域包括矩形的第一区域和矩形的第二区域，所述第一区域与所述第二区域布置成直角状，并设置在所述芯片阵列的一直角位置上。
10.可选的，所述集成区域围绕在所述芯片阵列的外周。
11.可选的，所述芯片阵列中还排布有至少一个测试芯片，所述测试芯片中集成有所述芯片阵列中的至少部分芯片的良率测试结构，用于对相应芯片进行良率测试。
12.本发明还提供了一种晶圆的切割方法，其特征在于，包括：
13.提供一个晶圆，所述晶圆具有上述的芯片的布局结构，相邻的芯片之间通过切割道相互分隔；
14.对所述切割道进行切割以得到多个所述芯片。
15.可选的，对所述切割道进行切割之前还包括：刻蚀所述切割道以形成切割槽；
16.以及，对所述述切割道进行切割时，沿着所述切割槽进行切割，以得到多个所述芯
片。
17.可选的，所述切割槽的深度为1微米-3微米。
18.本发明提供的芯片的布局结构中，将每个芯片阵列内的大部分、甚至全部的测试结构和/或标记结构集中放置在集成区域中，减少了切割道中需要布局的结构数量，以缩小切割道的尺寸，从而可减小切割道占用的面积，增大晶圆的可用区域的面积，提高晶圆上可布局的芯片数量。
19.进一步的，针对如上所述的芯片的布局结构而言，在进行晶圆切割时，可先对切割道进行刻蚀以减小切割道的厚度，再进行切割以得到多个芯片，有效解决了利用现有技术切割较窄的切割道时难度较大，且容易产生应力而导致芯片破损的问题，避免直接进行切割而对切割道附近产生较大应力而引起崩边和芯片破损的问题。
附图说明
20.图1为本发明一实施例提供的芯片阵列的布局结构示意图；
21.图2为本发明一实施例提供的芯片阵列的另一种布局结构示意图；
22.图3为本发明一实施例提供的芯片与测试芯片之间的连接示意图；
23.图4为本发明一实施例提供的切割道的结构示意图。
具体实施方式
24.本发明的核心思路在于提供一种芯片的布局结构及晶圆的切割方法，将每个芯片阵列内的大部分、甚至全部的测试结构和/或标记结构集中放置在集成区域中，减少切割道中需要布置的结构数量，以缩小切割道的尺寸，从而可减小切割道占用的面积，增大晶圆的可用区域的面积，提高晶圆上可布局的芯片数量。
25.以下结合附图和具体实施例对本发明提出的芯片的布局结构及晶圆的切割方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
26.图1为本发明一实施例提供的芯片阵列的布局结构示意图。如图1所示，本实施例提供的芯片的布局结构包括：排布在晶圆上的多个芯片阵列100，每个所述芯片阵列100中排布有多个芯片120，相邻的芯片120之间通过切割道130相互分隔；以及，每个所述芯片阵列100内还设置有集成区域110，所述集成区域110用于集成所述芯片阵列100内的测试结构和/或标记结构。即，将每个芯片阵列中的大部分、甚至全部的测试结构和标记结构集中放置在集成区域中，使得原本设置在切割道中的测试结构和标记结构可以移出切割道，此时，则可在确保切割时不损坏芯片的情况下，尽可能地减小切割道的宽度，从而减少切割道占用的面积，相应的增大了晶圆上可布局的芯片数量。
27.本实施例中，所述切割道130中未设置有测试结构和标记结构，则可根据晶圆切割设备可实现的最小宽度进行设计，以使得晶圆切割设备能够顺利地对晶圆进行切割。例如，可使所述切割道130的宽度小于等于30微米，甚至可进一步缩减至20微米。
28.具体示例中，所述测试结构可包括用于实现晶圆可接受测试的测试结构和在线测试结构，例如包括：mos晶体管、寄生mos晶体、二极管和双极型晶体管等有源器件，以及方块
电阻、通孔接触电阻、金属导线电阻和电容等无源器件。所述标记结构例如为晶圆粗对准标记、晶圆细对准标记、关键尺寸对比条图形等，用于在光掩膜版的曝光处理中起到定位的作用。
29.进一步的，例如图1所示，晶圆上的多个芯片阵列100例如呈规则的阵列排布，且在相邻的两个芯片阵列100之间同样利用切割道130相互分隔。以及如上所述，每个芯片阵列100中，相邻的芯片120之间通过切割道130相互分隔，所述集成区域110与相邻的芯片130之间也由所述切割道130相互分隔。基于此，在进行切割工艺时，可先沿所述芯片阵列100之间的切割道130将晶圆切成一个个的芯片阵列100，然后，沿所述集成区域110与所述芯片120之间的切割道130和相邻芯片120之间的切割道130进行逐步切割，将所述集成区域110切除，并得到多个芯片120。
30.本实施例中，所述集成区域的布局，主要结合晶圆的尺寸，芯片阵列的尺寸、形状和数量，芯片的尺寸、形状和数量，以及测试结构和标记结构的尺寸、形状、数量等因素综合考虑，以确保所述集成区域的占用面积尽可能小，同时便于切割。
31.例如，将所述集成区域110设置在所述芯片阵列100的顶角位置。具体的，所述芯片阵列100中多个芯片呈矩形阵列排布，所述芯片阵列100相应的呈现为矩形阵列，此时可将所述集成区域110设置在矩形阵列的任一直角位置。本实施例中，如图1所示，所述集成区域110包括矩形的第一区域111和矩形的第二区域112，所述第一区域111和所述第二区域112布置成直角状，并设置在所述芯片阵列100的一直角位置上。
32.又例如，还可将所述集成区域110环绕在所述芯片阵列100的外围。本实施例中，如图2所示，所述芯片阵列100例如为矩形状，设置有五个矩形状的所述集成区域110，沿着所述芯片阵列100的其中三个直边各设置有一个集成区域，一个直边设置有两个集成区域，从而其中四个集成区域形成一个矩形环，将多个芯片环绕在内。
33.在其他实施例中，例如还可将所述集成区域110设置在所述芯片阵列100的中间区域；或者，在所述芯片阵列100的四角各设置一个集成区域110。当然，所述集成区域的布局不限于上述的几种方式，具体结合实际工艺需求进行设计。
34.进一步的，所述芯片阵列100中还排布有至少一个测试芯片(图中未示出)，所述测试芯片中集成有所述芯片阵列100中的至少部分芯片120的良率测试结构，用于对相应芯片120进行良率测试。
35.通常而言，每个芯片上会设置有功能结构和良率测试结构，所述功能结构用于实现芯片的功能，所述良率测试结构用于对芯片进行良率测试，以挑选出不合格的芯片。其中，良率测试结构包括用于实现芯片内的引脚开路测试、引脚短路测试、漏电流测试、芯片功能测试、芯片管脚功能测试、存储器功能测试等测试结构。本实施例中，针对每个芯片阵列而言，例如可将芯片阵列中的一行或一列的芯片分为一组，每组芯片中设置有一个测试芯片，通过所述测试芯片完成每组中多个芯片的良率测试。或者，针对每个芯片阵列而言，可将芯片阵列中集中排布的若干个芯片分为一组，每组芯片中设置有一个测试芯片。又或者，在每个芯片阵列中设置有一个测试芯片，该测试芯片集成设置有该芯片阵列中的各个芯片的良率测试结构。
36.本实施例中，将多个芯片的良率测试结构移出芯片并集成在测试芯片上，利用测试芯片实现对每个芯片的良率测试，从而减小了每个芯片的面积，进一步增大了晶圆上可
布局的芯片的数量。
37.进一步的，如图3所示，在所述芯片120的外围和所述切割线130之间还设置有密封环140，用于防止芯片在切割时候受到机械损伤，以及屏蔽芯片外的干扰。其中，所述密封环140为多层结构，例如从衬底直到顶层金属层，以使芯片受到较好的机械和电气保护。
38.同时，在所述芯片120与所述测试芯片之间设置有连接线150，以实现测试芯片与每个芯片之间的信号传输。具体的，在芯片中可设置有有源区，以及所述连接线150连接芯片内的有源区，以通过所述有源区实现芯片和测试芯片的连接；或者，在芯片中可设置有多晶硅层，所述连接线150连接芯片内的多晶硅层，以通过所述多晶硅层实现芯片和测试芯片的连接。进一步的，所述连接线150沿着所述切割道延伸，以将所述测试芯片的信号输出接口与所述芯片120的信号输入接口相连。本实施例中，所述连接线150具体由所述芯片的的信号输入接口延伸出来，并跨过所述密封环140后，延伸至所述切割道130内。
39.本实施例还提供了一种晶圆的切割方法，包括：提供一个晶圆，所述晶圆具有如上所述的芯片的布局结构，相邻的芯片之间通过切割道相互分隔；对所述切割道进行切割以得到多个所述芯片。
40.具体的，对所述切割道进行切割之前还包括：刻蚀所述切割道以形成切割槽；以及，对所述述切割道进行切割时，沿着所述切割槽进行切割，以得到多个所述芯片.
41.图4为本发明一实施例提供的切割道的结构示意图。如图4所示，在相邻的芯片120之间设置有切割道。所述切割道的区域内由下至上例如设置有衬底、介质层、层叠的氧化层和氮化层。本实施例中，例如先刻蚀所述切割道内位于衬底上的部分膜层以形成切割槽131，然后再用激光技术切割剩余的切割道(如图中虚线所示)。其中，所述切割槽131的深度例如为1微米-3微米。
42.具体的，例如可采用干法刻蚀工艺刻蚀所述切割道。其中，所述干法刻蚀工艺中采用的气体例如为四氟化碳、四氟化硫、氯气、氯化氢中的一种或多种，以及携带气体氦气、氩气、氮气中的一种或多种。
43.本实施例中，在进行切割前，先对切割道进行刻蚀以减小切割道的厚度，再采用激光技术进行切割，有效解决了利用现有技术切割较窄的切割道时难度较大，且容易产生应力而导致芯片破损的问题，避免直接进行切割而对切割道附件产生较大应力而引起崩边和芯片破损的问题。
44.综上可见，本实施例提供的芯片的布局结构中，将每个芯片阵列内的大部分、甚至全部测试结构和/或标记结构集中放置在集成区域中，减少切割道中需要布局的结构数量，以缩小切割道的尺寸，从而可减小切割道占用的面积，增大晶圆的可用区域的面积，提高晶圆上可布局的芯片数量。同时，在芯片阵列中，将多个芯片的良率测试结构集成为测试芯片，以缩小每个芯片的面积，进一步增大晶圆上可布局的芯片的数量。以及，针对前述的芯片布局结构，本实施例在进行晶圆切割时，先对切割道进行刻蚀形成切割槽，再对切割槽进行切割以得到多个芯片，有效解决了利用现有技术切割较窄的切割道时难度较大，且容易产生应力而导致芯片破损的问题，避免直接进行切割而对切割道附件产生较大应力而引起崩边和芯片破损的问题。
45.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护
范围。