半导体器件、半导体封装件及其制造方法与流程

半导体器件、半导体封装件及其制造方法
1.相关申请的交叉引用
2.本技术要求于2021年9月3日向韩国知识产权局提交的韩国专利申请no.10-2021-0117673的优先权，其公开内容通过引用的方式整体并入本文。
技术领域
3.本公开的示例实施例涉及一种半导体器件、半导体封装件及其制造方法。


背景技术：

4.已经努力提高诸如逻辑电路和存储器的各种半导体封装件的集成密度。作为将更多组件(例如，半导体芯片)集成到封装结构中的方法，诸如三维集成电路(3d ic)的堆叠技术已被广泛使用。
5.近来，3d ic技术通过使用直接接合减小堆叠芯片之间的互连长度，而可以具有高集成密度、高处理速度和宽带宽。通常，用于互连的接合焊盘已经使用镶嵌工艺制造，但可能难以实现直接接合所需的高平坦度。


技术实现要素：

6.本公开的示例实施例是提供一种具有提高的可靠性的半导体封装件。
7.本公开的示例实施例是提供一种具有提高的可靠性的半导体芯片。
8.本公开的示例实施例是提供一种具有提高的可靠性的半导体芯片的制造方法。
9.根据本公开的示例实施例，一种半导体封装件，包括：第一半导体芯片，所述第一半导体芯片具有第一衬底、位于所述第一衬底上的第一绝缘层和位于所述第一绝缘层上的多个第一接合焊盘，并且具有由所述第一绝缘层的上表面和所述多个第一接合焊盘的上表面构成的平坦的上表面；以及第二半导体芯片，所述第二半导体芯片位于所述第一半导体芯片的所述上表面上，并且具有第二衬底、位于所述第二衬底下方并且与所述第一绝缘层接触的第二绝缘层和位于所述第二绝缘层上并且分别与所述第一接合焊盘接触的多个第二接合焊盘，其中，所述第一绝缘层包括与所述第二绝缘层接触、嵌入在所述第一绝缘层中并且与所述多个第一接合焊盘间隔开的绝缘界面层。
10.根据本公开的示例实施例，一种半导体封装件，包括：第一半导体芯片，所述第一半导体芯片具有第一衬底、位于所述第一衬底上的第一绝缘层、以及位于所述第一绝缘层上的多个第一接合焊盘，并且具有由所述第一绝缘层的上表面和所述多个第一接合焊盘的上表面构成的平坦的上表面；以及第二半导体芯片，所述第二半导体芯片位于所述第一半导体芯片的上表面上并且具有第二衬底、位于所述第二衬底下方并且与所述第一绝缘层接触的第二绝缘层和位于所述第二绝缘层上并且分别与所述多个第一接合焊盘接触的多个第二接合焊盘，其中，所述第一半导体芯片包括位于所述第一衬底与所述第一绝缘层之间的保护绝缘膜、贯穿所述第一衬底和所述第一绝缘层并且分别连接到所述多个第一接合焊盘的贯通电极、以及在所述多个第一接合焊盘与所述贯通电极之间顺序地位于所述保护绝
缘膜上的第一导电阻挡层和第一晶种层，并且其中，所述第一导电阻挡层和所述第一晶种层向内与所述多个第一接合焊盘中的每一个的外周间隔开。
11.根据本公开的示例实施例，一种半导体芯片，包括：衬底，所述衬底包括具有有源区域的第一表面和与所述第一表面相对的第二表面；层间绝缘膜，所述层间绝缘膜位于所述衬底的所述第一表面上并且具有电连接到所述有源区域的布线结构；第一钝化层，所述第一钝化层位于所述层间绝缘膜上并且具有电连接到所述布线结构的第一接合焊盘；保护绝缘膜，所述保护绝缘膜位于所述衬底的所述第二表面上；贯通电极，所述贯通电极电连接到所述布线结构并且贯穿所述衬底和所述保护绝缘膜；第二钝化层，所述第二钝化层位于所述保护绝缘膜上并且具有电连接到所述贯通电极的第二接合焊盘，其中，每个所述第二接合焊盘的宽度朝向所述衬底的所述第二表面增大，以及导电层，所述导电层位于所述保护绝缘膜上，以被定位在所述第二接合焊盘与所述贯通电极之间的区域中，并且向内与所述第二接合焊盘中的每一个的外周间隔开。
12.根据本公开的示例实施例，一种半导体芯片的制造方法包括：制备用于多个半导体芯片的半导体晶片；在所述半导体晶片上形成具有多个开口的光刻胶图案，其中所述多个开口中的每一个限定接合焊盘形成区域；分别在所述多个开口中形成多个接合焊盘；去除所述光刻胶图案；在所述半导体晶片上形成第一绝缘层以覆盖所述多个接合焊盘；在所述第一绝缘膜上形成抛光停止膜和第二绝缘膜，其中，所述第一绝缘膜和所述第二绝缘膜以及所述抛光停止膜包括在多层钝化中；以及使用所述抛光停止膜对所述多层钝化进行抛光以暴露所述多个接合焊盘的上表面。
附图说明
13.通过以下结合附图的详细描述，将更清楚地理解本公开的上述以及其他方面、特征和优点，其中：
14.图1是示出根据本公开的示例实施例的半导体封装件的从侧面观察的截面图；
15.图2是图1所示的半导体封装件的“a”部分的放大图；
16.图3是示出在图2所示的半导体封装件中采用的半导体芯片的一部分的放大图；
17.图4是示出根据本公开的示例实施例的半导体封装件的一部分(半导体芯片之间的界面接合面)的放大图；
18.图5是示出在根据本公开的示例实施例的半导体封装件中采用的半导体芯片的一部分的放大图；
19.图6是示出根据本公开的示例实施例的半导体芯片的截面图；
20.图7a至图7d是示出根据本公开的示例实施例的制造半导体芯片的方法的主要工艺的截面图；
21.图8a至图8f是示出根据本公开示例实施例的制造半导体芯片(对应于图3)的方法的主要工艺的截面图；
22.图9a和图9b是示出根据本公开示例实施例的制造半导体芯片(对应于图5)的方法的主要工艺的截面图；
23.图10a和图10b是示出根据本公开示例实施例的制造半导体芯片(对应于图6)的方法的主要工艺的截面图；
24.图11是示出根据本公开的示例实施例的半导体封装件的从侧面观察的截面图；和
25.图12a和图12b是分别示出图11所示的半导体封装件的“b1”部分和“b2”部分的放大图。
具体实施方式
26.当在本说明书中结合数值使用术语“大约”或“基本上”时，旨在相关数值包括围绕所述数值的制造或操作公差(例如，
±
10％)。此外，当结合几何形状使用词语“一般”和“基本上”时，其意图是不需要几何形状的精度，但该形状的范围在本公开的范围内。此外，无论数值或形状被修改为“大约”还是“基本上”，应理解这些值和形状应被解释为包括围绕所述数值或形状的制造或操作公差(例如，
±
10％)。
27.在下文中，将参考附图描述本公开的示例实施例如下。
28.图1是示出根据示例实施例的半导体封装件的截面图。图2是图1所示的半导体封装件的“a”部分的放大图。
29.参考图1和图2，半导体封装件100可以包括：堆叠在封装基板50上的第一至第四半导体芯片100a、100b、100c和100d，和/或围绕第一至第四半导体芯片100a、100b、100c和100d的模制构件90。
30.封装基板50可以包括分别设置在基板主体51的上表面和下表面上的上焊盘52和下焊盘54。基板主体51可以包括将上焊盘52连接到下焊盘54的内部布线(未示出)。例如，封装基板50可以包括印刷电路板(pcb)或硅中介基板(si中介基板)。此外，半导体封装件100还可以包括连接到第一半导体芯片100a的导电凸块55和用于连接到外部设备(例如，母板)的外部连接端子59。
31.在示例实施例中，第一半导体芯片100a可以具有与第二至第四半导体芯片100b、100c和100d的结构基本相同或相似的结构，并且相同或相似的组件可以用相同或相似的附图标记表示，并且不重复对相同组件的描述。然而，与其他半导体芯片不同，设置在最上部的第四半导体芯片100d可以不包括贯通电极并且可以具有相对大的厚度。
32.例如，第一至第三半导体芯片100a、100b和100c均可以包括衬底110、布线结构120、贯通电极130、下接合焊盘145和/或上接合焊盘175。除了贯通电极130之外，设置在最上部的第四半导体芯片100d可以包括相同组件。
33.衬底110可以包括具有有源区域的第一表面110a和与第一表面相对设置的第二表面110b。第一表面110a和第二表面110b也可以分别称为有源表面和无源表面。诸如晶体管的多个单独器件115可以形成在衬底110的第一表面110a(有源区域)上。覆盖多个单独器件115的层间绝缘膜111可以形成在衬底110的第一表面110a上，并且多个单独器件115可以通过互连部分113(例如，接触插塞)彼此连接。具有低电介质层121和多个布线层125的布线结构120可以设置在层间绝缘膜111上，布线层125可以通过互连部分113连接到多个单独器件115。布线层125可以包括具有布线图案和通路的多层结构。此外，布线结构120可以连接到贯通电极130。例如，如图2所示，布线层125可以包括连接到贯通电极130的定位焊盘125p。
34.层间绝缘膜111或低电介质层121可以是可流动氧化物(fox)、东燃硅氮烷(tonen silazen，tosz)、未掺杂的石英玻璃(usg)、硼硅玻璃(bsg)、磷硅玻璃(psg)、硼磷硅玻璃(bpsg)、等离子体增强原硅酸四乙酯(peteos)、氟硅酸盐玻璃(fsg)、高密度等离子体(hdp)
氧化物、等离子体增强氧化物(peox)、可流动cvd(fcvd)氧化物或它们的组合。层间绝缘膜111或低电介质层121可以使用化学气相沉积(cvd)、可流动cvd工艺或旋涂工艺形成。
35.参考图2，可以包括设置在衬底110的第二表面110b上的绝缘保护层157，并且贯通电极130可以被配置为穿透衬底110、层间绝缘膜111和绝缘保护层157。贯通电极130可以包括通路插塞135和围绕通路插塞135的侧表面的侧绝缘层131。侧绝缘层131可以将通路插塞135与衬底110电隔离。
36.可以包括设置在第一至第四半导体芯片100a、100b、100c和100d中的每一者的下表面上(即，设置在布线结构120上)的下绝缘层141，以及设置在下绝缘层141上并且连接到布线层125的下接合焊盘145。此外，可以包括设置在第一至第三半导体芯片100a、100b和100c中的每一者的上表面上(即，在绝缘保护层157上)的上绝缘层171，以及设置在上绝缘层171上并且连接到贯通电极130的上接合焊盘175。在第一至第三半导体芯片100a、100b和100c中的每一者中，下接合焊盘145和上接合焊盘175以及布线层125可以通过贯通电极130垂直地彼此连接。
37.在示例实施例中，第一至第四半导体芯片100a、100b、100c和100d可以通过混合接合来堆叠。如图2所示，对于第一半导体芯片100a和第二半导体芯片100b的接合，由下连接焊盘145和上连接焊盘175形成的金属间界面接合面bs1可以与下绝缘层141和上绝缘层171之间的电介质间界面接合面bs2结合，从而可以形成混合界面结合表面bs。类似地，可以实现第二半导体芯片100b和第三半导体芯片100c以及第三半导体芯片100c和第四半导体芯片100d的接合。
38.例如，如图2所示，第一半导体芯片100a的上接合焊盘175可以直接接合到第二半导体芯片100b的下接合焊盘145，以实现第一半导体芯片100a与第二半导体芯片100b之间的电连接以及第一半导体芯片100a与第二半导体芯片100b之间的接合。
39.下接合焊盘145和上接合焊盘175可以包括相同的金属，例如铜(cu)。彼此直接接合的下接合焊盘145和上接合焊盘175可以经高温退火工艺通过铜相互扩散接合。形成下接合焊盘145和上接合焊盘175的金属不限于铜，并且可以包括可以实现上述接合的其他金属材料(例如，au)。电连接可以通过经金属接合的堆叠式半导体芯片之间的强接合来实现，也可以在没有连接凸块的情况下通过直接接合来实现。可以提供用于在第一至第四半导体芯片100a、100b、100c和100d之间发送和接收控制信号、电源信号、接地信号和数据信号中的至少一者的路径。由于不使用诸如焊料的连接凸块，因此可以降低传输损耗。
40.此外，设置在第一至第三半导体芯片100a、100b和100c中的每一者的上表面上的上绝缘层171可以直接接合到设置在第二至第四半导体芯片100b、100c和100d中的每一者的下表面上的下绝缘层141。上绝缘层171和下绝缘层141可以包括相同的材料或类似的材料。示例实施例中的上绝缘层171可以包括与下绝缘层141接触并嵌入上绝缘层171中的绝缘界面层179。绝缘界面层179可以包括与上绝缘层171的材料不同的材料。
41.如图3所示，示例实施例中的绝缘界面层179可以是第一半导体芯片100a的组件，并且可以形成在第一半导体芯片100a的上绝缘层171上并且可以被设置为与第二半导体芯片100b的下绝缘层141的接合面。
42.绝缘界面层179可以与上绝缘层171的上表面上的上接合焊盘175间隔开。这种分隔可以是由用于平坦化工艺的多层钝化引起的(参见图8e和图8f)。绝缘界面层179可以是
多层钝化的抛光停止膜的剩余部分。在示例实施例中，绝缘界面层179与上接合焊盘175间隔开的距离d2可以在上接合焊盘175的厚度的60％至100％的范围内。
43.例如，上绝缘层171和下绝缘层141可以包括氧化硅。绝缘界面层179可以包括氮化硅(sin)、碳化硅(sic)、氮氧化硅(sion)、碳氮化硅(sicn)、氮化铝(aln)、氮氧化铝(alon)、氧化铝(alo)和碳氧化铝(aloc)中的至少一种。在示例实施例中，上绝缘层171和绝缘界面层179可以包括具有不同抛光特性的相同材料。例如，上绝缘层171可以是多孔氧化硅，绝缘界面层179可以是通过诸如cvd的其他工艺沉积的氧化硅。
44.上绝缘层171(特别是绝缘界面层179)与下绝缘层141之间的直接接合可以通过在两个绝缘层141和171彼此直接接触时应用高温退火工艺来执行。该接合可以通过共价接合来确保更强的接合强度。
45.示例实施例中的上接合焊盘175可以通过与形成下接合焊盘145的工艺不同的工艺形成。例如，下接合焊盘145可以通过一般的镶嵌工艺形成，而上接合焊盘175可以通过本文公开的新方法形成，即，使用抛光停止膜(或绝缘界面层179)的光刻胶工艺和平坦化工艺。通过新工艺形成的上接合焊盘175可以具有与下接合焊盘145的结构特性不同的结构特性。
46.如图2所示，下接合焊盘145可以具有朝向界面接合面bs增大的宽度，而示例实施例中的上接合焊盘175可以具有朝向界面接合面bs减小的宽度。对于下接合焊盘145，可以预先形成下绝缘层141，并且可以形成用于焊盘的开口，之后，可以在开口中形成导电阻挡层142，并且可以使用电镀工艺形成下接合焊盘145。导电阻挡层142可以包括钛(ti)、氮化钛(tin)、钽(ta)和氮化钽(tan)中的至少一种。
47.与上述示例不同的是，上接合焊盘175可以具有朝向界面接合面bs倾斜的侧表面175s，并且覆盖阻挡膜167可以形成在上接合焊盘175的侧表面175s上。示例实施例中的覆盖阻挡膜167可以是绝缘材料。覆盖阻挡膜167可以包括与绝缘界面层179的材料相同或相似的材料。例如，覆盖阻挡膜167可以包括氮化硅(sin)、碳化硅(sic)、氮氧化物(sion)、碳氮化硅(sicn)、氮化铝(aln)、氮氧化铝(alon)、氧化铝(alo)和碳氧化铝(aloc)中的至少一种。在示例实施例中，覆盖阻挡膜167的厚度可以在100-300nm的范围内。
48.如图2和图3所示，由与覆盖阻挡膜167的材料相同的材料形成的延伸阻挡膜167r可以形成在保护绝缘膜151上。诸如抛光停止膜或阻挡物的缓冲膜157可以设置在保护绝缘膜151的上表面上。例如，缓冲膜157可以包括氮化硅、碳化硅、氮氧化硅或碳氮化硅。
49.在一些示例实施例中，设置在上接合焊盘175的侧表面175s上的覆盖阻挡膜167和延伸阻挡膜167r可以彼此分隔开，但是在其他示例实施例中，覆盖阻挡膜167可以被连续地形成以连接到延伸阻挡膜167r。
50.导电阻挡层162和晶种层164可以设置在上接合焊盘175的下表面175u上。例如，如图2和图3所示，导电阻挡层162和晶种层164可以顺序地设置在保护绝缘膜151上，以被定位在上接合焊盘175与贯通电极130之间的区域中。具体地，导电阻挡层162和晶种层164可以具有底切结构uc，向内与上接合焊盘175的外周间隔开。导电阻挡层162和晶种层164与上接合焊盘175的外周间隔开的距离d1可以在上接合焊盘175的宽度(关于下端的宽度)的1％至15％的范围内，并且在示例实施例中，在该宽度的2％至10％的范围内。例如，导电阻挡层162可以包括钛(ti)、氮化钛(tin)、钽(ta)和氮化钽(tan)中的至少一种。例如，晶种层164
可以包括铜(cu)、铬-铜(cr-cu)、钯(pd)、铂(pt)、金(au)或它们的组合。在示例实施例中，晶种层164可以包括cu。例如，下接合焊盘145和上接合焊盘175可以包括铜(cu)、铬-铜(cr-cu)、钯(pd)、铂(pt)或金(au)，并且在示例实施例中，下接合焊盘145和上接合焊盘175可以包括cu。例如，第一导电阻挡层162的厚度可以在100-250nm的范围内，第一晶种层164的厚度可以在50-150nm的范围内。
51.如图2所示，上接合焊盘175可以具有与上绝缘层171的上表面171t基本上共面的上表面175t。具体地，在示例实施例中，上接合焊盘175的上表面175t可以与嵌入在上绝缘层171中的绝缘界面层179的上表面基本上共面。
52.因此，示例实施例中的混合接合可以通过用于将上接合焊盘175直接接合到下接合焊盘145的金属接合结构以及用于将上绝缘层171(具体是绝缘界面层179)直接接合到下绝缘层141的电介质接合结构来实现。此外，第二半导体芯片100b与第三半导体芯片100c之间的接合以及第三半导体芯片100c与第四半导体芯片100d之间的接合也可以通过参考图2描述的混合接合来实现。
53.第一至第四半导体芯片100a、100b、100c和100d可以是存储器芯片或逻辑芯片。在示例实施例中，第一至第四半导体芯片100a、100b、100c和100d可以是相同类型的存储器芯片，并且在另一示例中，第一至第四半导体芯片100a、100b、100c和100d中的一部分可以是存储器芯片，另一部分可以是逻辑芯片。
54.例如，存储器芯片可以是诸如动态随机存取存储器(dram)或静态随机存取存储器(sram)的易失性存储器芯片，或者可以是诸如相变随机存取存储器(pram)、磁性随机存取存储器(mram)、铁电随机存取存储器(feram)或电阻式随机存取存储器(rram)的非易失性存储器芯片。在示例实施例中，第一至第四半导体芯片100a、100b、100c和100d可以是高带宽存储器(hbm)dram。
55.在示例实施例中，第一至第四半导体芯片100a、100b、100c和100d可以堆叠在封装基板500上。根据示例实施例的半导体封装件可以包括四个相同的半导体芯片100a、100b、100c、100d和100d作为多芯片封装件，但是其示例实施例不限于此，并且半导体封装件可以包括不同数目的半导体芯片，并且可以堆叠不同类型的半导体芯片(参见图11、图12a和图12b)。
56.图4是示出根据示例实施例的半导体封装件的一部分(半导体芯片之间的界面接合面)的放大图。图5是示出根据示例实施例的、半导体封装件中采用的半导体芯片(半导体封装件的一部分)的放大图。
57.图4与图2类似地示出了对应于图1中的部分a的部分，图5可以是与图3类似地示出单个半导体芯片(接合前)的放大图。
58.参考图4和图5，除了第二半导体芯片100b'的下接合焊盘145的结构可以不同并且不提供绝缘界面层179(在图2中)的配置之外，根据示例实施例的半导体封装件100'可以具有与图1至图3所示的半导体封装件100的结构相似的结构。除非另有说明，否则对与图1至图3所示的半导体封装件100相同或相似的组件的描述将应用于示例实施例中的组件。
59.示例实施例中的下接合焊盘145可以通过与形成上接合焊盘175的工艺类似的工艺形成。如图4所示，下接合焊盘145可以具有朝向界面接合面减小的宽度。即，下接合焊盘145可以具有朝向界面接合面倾斜的侧表面，并且覆盖阻挡膜147可以形成在下接合焊盘
145的该侧表面上。关于覆盖阻挡膜147，由与覆盖阻挡膜147的材料相同的材料形成的延伸阻挡膜147r可以形成在布线结构120上。
60.导电阻挡层142和晶种层144可以设置在下接合焊盘145的下表面上。导电阻挡层142和晶种层144可以在下接合焊盘145下方依次设置在布线结构120上。此外，导电阻挡层142和晶种层144可以具有底切结构，向内与下接合焊盘145的外周间隔开。导电阻挡层142和晶种层144与下接合焊盘145的外周间隔开的距离da可以在下接合焊盘145的宽度(关于上端的宽度)的1％至15％的范围内，并且在示例实施例中可以在该宽度的2％至10％的范围内。下接合焊盘145可以具有与下绝缘层141的上表面基本上共面的上表面。
61.如图4所示，在示例实施例中，绝缘界面层可以不设置在上绝缘层175与下绝缘层145之间的界面接合面上。如图5所示，第一半导体芯片100a'的接合面可以由上接合焊盘175和上绝缘层171提供。即，与图3所示的示例实施例不同的是，接合面可以由上绝缘层171的表面提供而没有绝缘界面层。
62.图6是示出根据示例实施例的半导体芯片的截面图。图6是与图3和图5类似地示出单个半导体芯片(接合前)的放大图。
63.参考图6，除了覆盖阻挡膜168可以是导电材料并且其形成位置可以不同的配置之外，根据示例实施例的半导体芯片100a”可以具有与图3所示的半导体芯片100a的结构相似的结构。除非另有说明，否则对与图3所示的半导体封装件100a相同或相似的组件的描述将应用于示例实施例中的组件。
64.示例实施例中的覆盖阻挡膜168可以包括导电材料。例如，覆盖阻挡膜168可以包括硅化铜(cusi
x
)、硅化钛(tisi
x
)、cusin、钴(co)、钨(w)、钯(pd)、金(au)和镍(ni)中的至少一种。
65.覆盖阻挡膜168可以形成在上接合焊盘175的侧表面上并且也可以形成在上表面上。由于覆盖阻挡膜168由导电材料形成，所以覆盖阻挡膜168还可以保留在上接合焊盘175的上表面上，该上表面可以是接合到下接合焊盘145的表面。在示例实施例中，覆盖阻挡膜168可以形成在上接合焊盘175的几乎整个上表面上，并且设置在上表面上的部分的厚度可以小于设置在侧表面上的部分的厚度。在其他示例实施例中，覆盖阻挡膜168可以保留在上接合焊盘175的上表面的部分区域中。另外，可以使用选择性成膜工艺(例如电解电镀)使覆盖阻挡膜168仅形成在上接合焊盘175的表面上。因此，在根据示例实施例的第一半导体芯片100a”中，与前述示例实施例不同，可以不提供设置在保护绝缘膜151上的延伸阻挡膜部分167r(在图3中)。
66.图7a至图7d是示出根据示例实施例的制造半导体芯片的方法的主要工艺的截面图。根据示例实施例的制造方法可以是参考图1至图3描述的第一半导体芯片100a的制造方法。
67.参考图7a，用于多个半导体芯片100a的半导体晶片100w可以使用接合材料层520临时接合以由载体基板510支撑。
68.在该工艺中，半导体晶片100w可以被接合，使得半导体晶片100w的有源表面侧可以与载体基板相对，并且半导体晶片100w可以在后续工艺中被诸如胶水的粘合材料层520稳定地支撑。半导体晶片100w可以包括用于第一半导体芯片100a的组件。例如，贯通电极130可以与器件区域、布线结构120和下接合焊盘145一起形成在半导体晶片的有源表面上。
至于贯通电极130，可以在形成器件区之前提前形成半导体晶片100w或在形成器件区的同时形成半导体晶片100w，贯通电极130的深度可以大于最终的半导体芯片的距有源表面的厚度(贯通电极130可以不完全穿透晶片)。
69.参考图7b，可以通过对半导体晶片100w的上表面(非有源表面)应用抛光工艺来减小半导体晶片100w的厚度。
70.在该工艺中，通过去除半导体晶片100w的一部分，贯通电极130的上端130t'可以从半导体晶片100w的上表面突出。通过该抛光工艺，可以将半导体晶片100w的厚度减小到第一半导体芯片100a的期望厚度。对于该工艺，可以使用诸如化学机械抛光(cmp)工艺、回蚀工艺或它们的组合的研磨工艺。例如，在该工艺中，可以通过执行研磨工艺将半导体晶片100w的厚度减小到预定的或期望的厚度，并且可以通过在适当的条件下应用回蚀来充分地暴露贯通电极130。
71.此后，参考图7c，可以在半导体晶片100w的上表面上依次形成保护绝缘膜151和缓冲膜157以覆盖贯通电极130的暴露的上端130t。此后，参考图7d，保护绝缘膜151和缓冲膜157可以被研磨以暴露贯通电极130。
72.保护绝缘膜151可以是氧化硅，缓冲膜157可以是氮化硅或氮氧化硅。可以执行研磨工艺直到预定的或期望的线gl1，使得可以部分地去除绝缘层保护膜151和缓冲膜157并且可以暴露贯通电极130。通过该研磨工艺，保护绝缘膜151可以具有与贯通电极130的上表面基本上共面的上表面。此外，可以去除贯通电极130的上端130t的受损部分。
73.图8a至图8f是示出根据示例实施例的制造半导体芯片(对应于图3)的方法的主要工艺的截面图。
74.图8a中所示的部分可以对应于图3中所示的部分，并且可以对应于图7d中制造的晶片级第一半导体芯片100a的一部分。此外，后续工艺可以是图7a至图7d中的晶片级工艺，并且可以连续执行。
75.参考图8b，导电阻挡层162和晶种层164可以顺序地形成在保护绝缘膜151上。
76.导电阻挡层162可以在晶种层164形成之前作为阻挡物被提供以减少或防止诸如cu的金属成分的扩散，并且晶种层164可以用作用于电镀工艺的晶种以形成上接合焊盘175(在图8c中)。例如，导电阻挡层162可以包括钛(ti)、氮化钛(tin)、钽(ta)和氮化钽(tan)中的至少一种。例如，晶种层164可以包括铜(cu)、铬-铜(cr-cu)、钯(pd)、铂(pt)、金(au)或它们的组合。在示例实施例中，晶种层164可以包括cu。
77.此后，参考图8c，可以在半导体晶片100w上形成具有开口的光刻胶图案pr，并且可以在开口中形成上接合焊盘175。
78.在示例实施例中，可以提供开口以限定接合焊盘的形成区域，并且可以在形成光刻胶层之后通过曝光/显影工艺形成期望的开口。开口可以具有宽度向上减小的空间。可以使用电镀工艺在晶种层164的通过开口暴露的区域上形成上接合焊盘175。上接合焊盘175的侧表面175s可以具有向内倾斜的表面。例如，上接合焊盘175可以包括cu。在该工艺中形成的上接合焊盘175可以具有不平坦的上表面175t(略微凸出的上表面)，并且在随后的研磨工艺中可以具有平坦的表面。
79.此后，参考图8d，可以去除光刻胶图案pr，并且可以去除导电阻挡层162和晶种层164的暴露部分。
80.可以使用灰化工艺去除光刻胶图案pr。在去除光刻胶图案pr之后，可以蚀刻导电阻挡层162和晶种层164的暴露部分。在该蚀刻工艺中，可以部分地蚀刻设置在上接合焊盘175下方的区域。因此，导电阻挡层162和晶种层164的剩余部分可以具有向内与上接合焊盘175的外周间隔开的底切结构uc。导电阻挡层162和晶种层165与上接合焊盘175的外周间隔开的距离可以在上接合焊盘175的宽度(关于下端的宽度)的1％至15％的范围内，并且在示例实施例中，可以在该宽度的2％至10％的范围内。
81.此后，参考图8e，可以形成覆盖阻挡膜167l，并且可以形成第一绝缘膜171a以覆盖上接合焊盘175。
82.覆盖阻挡膜167l可以用作上接合焊盘175与第一绝缘膜171a之间的阻挡物。如图所示，覆盖阻挡膜167l可以形成在上接合焊盘175的上表面175t'和侧面175s上，并且可以几乎连续地形成在保护绝缘膜151上。在示例实施例中，第一绝缘膜171a的上表面的高度水平l2可以相对低于上接合焊盘175的上表面的高度水平l1(最低高度水平)。要在后续工艺中形成的抛光停止膜179的高度水平可以由第一绝缘膜171a的厚度t1决定。
83.此后，参考图8f，可以在第一绝缘膜171a上依次形成抛光停止膜179和第二绝缘膜171b。
84.抛光停止膜175和第二绝缘膜171b可以与第一绝缘膜171a一起被包括在多层钝化mp中。在随后的工艺中，可以使用抛光停止层179对多层钝化mp进行抛光，从而可以暴露上接合焊盘175的上表面175t。在示例实施例中，可以执行抛光直到线“gl2”，从而可以去除上接合焊盘175的上表面175t的覆盖阻挡膜部分并且其上表面可以被平坦化。而且，上接合焊盘175的上表面可以与剩余的多层钝化mp的上表面基本上共面。
85.在示例实施例中，通过在先前工艺中适当地调整第一绝缘膜的上表面高度水平l2，多层钝化mp的上表面可以由抛光停止膜179提供。在示例实施例中，剩余的抛光停止膜179也可以被称为如上所述的“绝缘界面层”。剩余的抛光停止膜179可以嵌入上绝缘层171中并且可以提供接合面，并且可以与上接合焊盘175间隔开。在示例实施例中，剩余的抛光停止层179与上接合焊盘175间隔开的距离d2可以在上接合焊盘175的厚度的60％至100％的范围内。
86.图9a和图9b是示出根据示例实施例的制造半导体芯片(对应于图5)的方法的主要工艺的截面图。根据示例实施例的图9a所示的工艺可以理解为图8d中的工艺的后续工艺。
87.参考图9a，可以在上接合焊盘175的表面上形成覆盖阻挡膜167l，并且可以形成第一绝缘膜171a和抛光停止膜179以覆盖上接合焊盘175。
88.在示例实施例中，第一绝缘膜171a的厚度t2可以相对大于在前述示例实施例中描述的第一绝缘膜的厚度t1。也就是说，第一绝缘膜171a的上表面的高度水平l2'可以相对高于上接合焊盘175的上表面的高度水平l1(最低高度水平)。因此，抛光停止膜175可以设置在相对高于上接合焊盘175的上表面的高度水平l1的高度水平处(参见图3中的第一半导体芯片100a)。
89.此后，参考图9b，可以在抛光停止膜179上形成第二绝缘膜171b，并且可以使用抛光停止膜179将多层钝化(mp)抛光至线“gl2'”。
90.通过该抛光工艺，上接合焊盘175的上表面175t可以被平坦化，同时上接合焊盘175的上表面可以与剩余的多层钝化mp的上表面基本上共面。而且，可以完全去除抛光停止
膜179，从而与之前的实施例不同，可以将上绝缘层171设置为接合面(参见图5中的第一半导体芯片100a')。
91.图10a和图10b是示出根据示例实施例的制造半导体芯片(对应于图6)的方法的主要工艺的截面图。根据示例实施例的图10a所示的工艺可以理解为图8d中的工艺的后续工艺。
92.参考图10a，可以在上接合焊盘175的表面上形成覆盖阻挡膜168。
93.示例实施例中的覆盖阻挡膜168可以是导电材料。覆盖阻挡膜168可以仅形成在上接合焊盘175的上表面175t和侧表面175s上，并且可以不形成在保护绝缘膜151上。可以通过选择性成膜工艺(例如，电解电镀工艺)形成覆盖阻挡膜168。例如，覆盖阻挡膜168可以包括硅化铜(cusi
x
)、硅化钛(tisi
x
)、cusin、钴(co)、钨(w)、钯(pd)、金(au)和镍(ni)中的至少一种。
94.此后，参考图10b，可以形成第一绝缘膜171a以覆盖上接合焊盘175，可以在第一绝缘膜171a上依次形成抛光停止膜179和第二绝缘膜171b，并且可以使用抛光停止膜179对多层钝化mp进行抛光直到“gl3'”线。
95.在抛光工艺之后，覆盖阻挡膜168还可以保留在上接合焊盘175的上表面上。由于示例实施例中的覆盖阻挡膜168是导电材料，因此覆盖阻挡膜168不会干扰电气连接。在该工艺中形成的覆盖阻挡膜168可以形成在上接合焊盘175的几乎整个上表面上，并且设置在该上表面上的部分的厚度可以小于设置在侧表面上的部分的厚度(参见图6中的第一半导体芯片100a”)。在其他示例实施例中，覆盖阻挡膜168可以仅保留在上接合焊盘175的上表面的部分区域上。
96.图11是示出根据示例实施例的半导体封装件的截面图。图12a和图12b是分别示出图11所示的半导体封装件的部分“b1”和部分“b2”的放大图。
97.连同图11一起参考图12a和图12b，根据示例实施例的半导体封装件500可以包括堆叠在封装基板550上的第一至第三半导体芯片200、300和400。封装基板550可以包括上焊盘552、下焊盘554和将上焊盘552连接到下焊盘554的内部布线(未示出)。例如，封装基板550还可以包括印刷电路板或硅中介基板。而且，半导体封装件500还可以包括连接到第一半导体芯片200的导电凸块555和连接到外部设备的外部连接端子559。
98.不同于图1所示的示例实施例，示例实施例中的第一至第三半导体芯片200、300和400可以被配置为用于执行其他功能的芯片。
99.第一半导体芯片200可以具有前表面200a和后表面200b。第一半导体芯片200可以包括诸如硅(si)的衬底210，该衬底210具有有源表面210a和与有源表面210a相对设置的无源表面210b。第一半导体芯片200可以包括形成在衬底的有源表面210a上的第一集成电路ds1。第一集成电路ds1可以包括诸如晶体管的电子器件。在示例实施例中，第一集成电路ds1可以形成存储器件。例如，第一半导体芯片200可以是诸如dram、sram、mram或闪存的存储器芯片。
100.第一半导体芯片200可以包括设置在第一基板210的有源表面210a侧的第一布线结构220。第一布线结构220可以包括第一电介质层221和第一布线层225。第一绝缘层241和连接到第一布线层225的第一接合焊盘245可以包括在第一布线结构220上。例如，第一接合焊盘245可以设置在第一绝缘层241中，并且第一绝缘层241的上表面和第一接合焊盘245的
上表面可以提供与上述上表面共面的接合面200a。第一布线层225可以连接到第一半导体芯片200的第一集成电路ds1，并且可以连接到第一接合焊盘245。第一布线层225和第一接合焊盘245可以包括诸如金属的导电材料。第一绝缘层241可以包括诸如氧化硅(sio)的绝缘材料。
101.第一半导体芯片200可以包括第一贯通电极230。第一贯通电极230可以垂直穿透第一半导体芯片200。第一贯通电极230可以连接到第一布线层225。第一贯通电极230可以朝向第一半导体芯片200的后表面200b延伸并且可以暴露于第一半导体芯片200的后表面200b。第一后焊盘275可以设置在第一半导体芯片200的后表面200b上并且可以连接到第一贯通电极230。
102.第一半导体芯片200可以安装在封装基板550上。如图11所示，第一半导体芯片200可以被设置为在封装基板550上面朝上。例如，第一半导体芯片200可以被设置为使得后表面200b可以面对封装基板550，并且第一半导体芯片200可以电连接到封装基板550。第一半导体芯片200可以通过倒装芯片方法安装在基板封装550上。例如，连接端子555可以设置在被设置在第一半导体芯片200的后表面200b上的第一后焊盘240与封装基板550的上焊盘552之间。
103.第二半导体芯片300可以设置在第一半导体芯片200上。第二半导体芯片300可以包括诸如硅(si)的衬底310，该衬底310具有有源表面310a和与有源表面相对的无源表面310b。第二半导体芯片300可以包括无源元件(未示出)，但其示例实施例不限于此。例如，无源元件可以是电容器器件、电阻器器件或电感器器件。第二半导体芯片300可以具有前表面300a和后表面300b。例如，第二半导体芯片300可以包括设置在衬底310的有源表面310a侧的第二布线结构320。第二布线结构320可以包括第二电介质层321和第二布线层325。第一绝缘层341和连接到第二布线层325的第二接合焊盘345可以包括在第二布线结构320上。例如，第二接合焊盘345可以设置在第一绝缘层341中，并且第一绝缘层341的上表面和第二接合焊盘345的上表面可以提供与上述的上表面共面的接合面300a。第二布线层325可以连接到第二半导体芯片300的第二集成电路ds2，并且可以连接到第二接合焊盘345。第二布线层325和第二接合焊盘345可以包括诸如金属的导电材料。第二绝缘层341可以包括诸如氧化硅(sio)的绝缘材料。第二半导体芯片300可以包括第二贯通电极330。第二贯通电极330可以垂直地贯穿第二半导体芯片300。第二贯通电极330可以连接到第二布线层325。第二贯通电极330可以朝向第二半导体芯片300的后表面300b延伸并且可以暴露于第二半导体芯片300的后表面300b。
104.第二半导体芯片300可以安装在第一半导体芯片200上。如图11所示，第二半导体芯片300可以面朝上设置在第一半导体芯片200上。例如，第二半导体芯片300可以设置为使得第二半导体芯片300的后表面300b可以面对第一半导体芯片200。在一些示例实施例中，第二半导体芯片300的后表面300b可以与第一半导体芯片200的前表面200a接触。例如，第二半导体芯片300的后表面300b可以与第一绝缘层241和由第一接合焊盘提供的前表面200a接触。
105.如图12b所示，第二半导体芯片300可以接合到第一半导体芯片200。例如，第一半导体芯片200的第一接合焊盘245可以在第一半导体芯片200与第二半导体芯片300之间的边界处接合到第二半导体芯片300的第二贯通电极330。
106.与前述示例实施例中的接合结构类似，每个第一接合焊盘245可以具有朝向前表面300a倾斜的侧表面，并且覆盖阻挡膜247可以设置在该倾斜的侧表面上。第一导电阻挡层242和第一晶种层244可以设置在第一接合焊盘245与第一互连结构220之间。第一导电阻挡层242和第一晶种层244可以具有向内与每个第一接合焊盘245的外周间隔开的底切结构。
107.第一接合焊盘245和第二贯通电极330可以形成金属间界面接合面bs1。这样，即使没有接合焊盘结构，第一接合焊盘245也可以直接接合到第二半导体芯片300的第二贯通电极330。例如，第一接合焊盘245和第二贯通电极330可以由相同的材料(例如，铜(cu))形成，使得第一接合焊盘245与第二贯通电极330之间的界面可以不明显。第二半导体芯片300和第一半导体芯片200可以通过第一接合焊盘245和第二贯通电极330彼此电连接。在示例实施例中，可以使用具有强接合力的金属间接合使第二贯通电极330和第一接合焊盘245彼此接合，因此可以提高半导体封装件500的结构稳定性。
108.参考图11和图12a，第三半导体芯片400可以设置在第二半导体芯片300上。第三半导体芯片400可以包括具有前表面400a和后表面400b并且具有彼此相对设置的有源表面410a和无源表面410b的衬底410。第三半导体芯片400可以包括第三集成电路ds3。第三集成电路ds3可以包括诸如晶体管的电子器件。例如，第三集成电路ds3可以是逻辑器件。也就是说，第三半导体芯片400可以是逻辑芯片。例如，第三半导体芯片400可以包括设置在有源表面410a侧的第三互连结构420。第三互连结构420可以包括第三电介质层421和第三布线层425。第三绝缘层441可以形成在第三互连结构420上，与第三布线层425连接的第三接合焊盘445可以设置在第三绝缘层441上。第三接合焊盘445的下表面可以与第三绝缘层441的一个表面共面。第三接合焊盘445可以通过第三布线层425连接到第三半导体芯片400的第三集成电路ds3。第三布线层425和第三接合焊盘445可以包括诸如金属的导电材料。第三绝缘层441可以包括诸如氧化硅(sio)的绝缘材料。
109.第三半导体芯片400可以安装在第二半导体芯片300上。如图12a所示，第三半导体芯片400可以被面朝下设置在第二半导体芯片300上。例如，对于第三半导体芯片400，第三半导体芯片400的前表面400a可以面对第二半导体芯片300。在一些示例实施例中，第三半导体芯片400的前表面400a可以与第二半导体芯片300的前表面300a接触。例如，第三半导体芯片400的第三接合焊盘445和第二半导体芯片300的第二接合焊盘345可以彼此接触。
110.类似于前述示例实施例中的接合结构，第二接合焊盘345和第三接合焊盘445可以具有分别朝向前表面300a和400a倾斜的侧表面，并且覆盖阻挡膜347和447可以分别设置在该倾斜的侧表面上。第二导电阻挡层344和第二晶种层342可以设置在第二接合焊盘345与第二互连结构320之间。第二导电阻挡层344和第二晶种层342可以具有向内与每个第二接合焊盘345的外周间隔开的底切结构。
111.类似地，在第三半导体芯片400中，也可以设置被设置在第三接合焊盘下方的第三导电阻挡层442和第三晶种层444，并且第三导电阻挡层442和第三晶种层444可以具有向内与每个第三接合焊盘445的外周边间隔开底切结构。
112.第二接合焊盘345和第三接合焊盘445可以形成金属间界面接合面bs1。例如，第二接合焊盘345和第三接合焊盘445可以由相同的材料(例如，铜(cu))形成，使得第二接合焊盘345与第三接合焊盘445之间的界面可以不明显。这样，第二接合焊盘345和第三接合焊盘445可以使用具有强接合力的金属间接合彼此接合，因此可以提高半导体封装件500的结构
稳定性。
113.而且，第二半导体芯片300的第二绝缘层341可以在第二半导体芯片300与第三半导体芯片400之间的边界处与绝缘层441接触。在一些示例实施例中，第二绝缘层341和第三绝缘层441可以形成电介质间混合接合。例如，第二绝缘层341和第三绝缘层441可以连续形成，并且第二绝缘层341与第三绝缘层441之间的接合面b2在视觉上可以不明显。例如，第二绝缘层341和第三绝缘层441可以由相同的材料(例如，氧化硅(sio2))形成，使得第二绝缘层341与第三绝缘层441之间的界面可以不明显。
114.如上所述，根据示例实施例的半导体封装件500可以具有堆叠有不同类型的第一半导体芯片200、第二半导体芯片300和第三半导体芯片400的结构。此外，堆叠工艺可以通过晶片上晶片(wow)方法以及晶片上芯片方法来实现。
115.在示例实施例中，由于可以是逻辑芯片的第三半导体芯片400在被驱动时会产生大量热量，因此第三半导体芯片400可以设置在最上端。而且，散热器590可以设置在第三半导体芯片400的后表面400b上。例如，可以使用粘合膜(未示出)将散热器590附接到第三半导体芯片400。例如，粘合膜(未示出)可以包括诸如导热油脂的热界面表面材料(tim)。散热器550可以将堆叠结构产生的热量散发到外部。
116.根据前述示例实施例，通过使用光刻胶图案预先形成接合焊盘并使用抛光停止膜对钝化层进行抛光，可以形成平坦的接合面，并且可以实现具有改进质量的界面接合面的半导体芯片堆叠件。
117.虽然上面已经说明和描述了示例实施例，但是对于本领域技术人员来说显而易见的是，可以在不脱离由所附权利要求限定的本公开的范围的情况下进行修改和变化。