自对准双槽MOSFET结构及其制造方法与流程

自对准双槽mosfet结构及其制造方法
技术领域
1.本发明涉及半导体制造技术领域，尤其涉及一种自对准双槽mosfet结构及其制造方法。


背景技术：

2.沟槽mosfet相对于平面结构的mosfet，可以提供较短的源-漏之间电流路径，从而可以减小导通阻抗，允许更多的电流行进通过开关，进而显著降低功率损耗。降低mosfet器件中结构之间的间距，使mosfet器件具有更小的管芯面积，可以实现每平方面积的电阻的进一步降低，并增加电流密度。然而，随着器件面积的不断缩小，也带来制造过程中的处理步骤的数量和光罩的数量的增加，这无疑增加了制造成本。另外，由于套刻误差的存在，也造成了短路电阻的增加。


技术实现要素：

3.本发明的目的在于克服现有技术存在的上述缺陷，提供一种自对准双槽mosfet结构及其制造方法。
4.为实现上述目的，本发明的技术方案如下：
5.本发明提供一种自对准双槽mosfet结构，包括：
6.覆盖于衬底上表面上的第一种导电类型的第一半导体层；
7.形成于所述第一半导体层中且位于所述第一半导体层上表面以内的第一种导电类型的源区层，和位于所述源区层下层的第二种导电类型的体区层；
8.自所述第一半导体层上表面并列进入所述第一半导体层中且以交替方式形成的多个栅沟槽和源沟槽的阵列，所述栅沟槽中形成有栅极和位于所述栅极与所述栅沟槽的内壁之间的栅氧层，所述源沟槽中形成有第二种导电类型的第二半导体层；
9.突出形成于所述第一半导体层的上表面上且位于每两个相邻的所述栅沟槽和所述源沟槽之间的多个侧墙结构，和形成于所述侧墙之间的粘合层；
10.其中，所述源沟槽通过每两个相邻的所述侧墙之间的开口自对准地形成于每两个相邻的所述栅沟槽之间。
11.进一步地，所述栅沟槽的底端位于所述体区层下方的所述第一半导体层中，所述源沟槽的底端与所述栅沟槽的底端相平齐或不相平齐。
12.进一步地，所述栅极的顶端突出于所述第一半导体层的上表面上，且位于所述侧墙之间。
13.进一步地，所述侧墙包括相连的第一侧墙和第二侧墙；其中，所述第一侧墙紧邻所述栅沟槽的两侧设置，所述第二侧墙形成于所述第一侧墙的外侧，并紧邻所述源沟槽的两侧设置，位于所述源沟槽与所述栅沟槽之间的所述源区层的水平宽度由所述第二侧墙的水平宽度决定。
14.进一步地，还包括：覆盖于所述侧墙和所述粘合层的上表面上的顶层金属层。
15.本发明还提供一种自对准双槽mosfet结构的制造方法，包括：
16.提供一衬底，形成覆盖于所述衬底上表面上的第一种导电类型的第一半导体层；
17.在所述第一半导体层中形成位于所述第一半导体层上表面以内的第一种导电类型的源区层，以及形成位于所述源区层下层的第二种导电类型的体区层；
18.在所述第一半导体层的上表面上形成多个第一硬掩膜层图形；
19.在所述第一硬掩膜层图形上保形形成第二硬掩膜层，并进行回刻，在所述第一硬掩膜层图形两侧形成第二硬掩膜层图形，并露出所述第一硬掩膜层图形的顶部和位于相邻侧的两个所述第二硬掩膜层图形之间的所述第一半导体层的上表面；
20.在露出的所述第一半导体层的上表面上覆盖形成第三硬掩膜层，并进行回刻，在位于相邻侧的两个所述第二硬掩膜层图形之间形成第三硬掩膜层图形；
21.去除所述第二硬掩膜层图形，然后，在所述第一硬掩膜层图形两侧和所述第三硬掩膜层图形两侧分别形成第一侧墙结构；
22.以所述第一侧墙为掩膜，在露出的所述第一半导体层的上表面上向下形成栅沟槽，在所述栅沟槽的内壁上形成栅氧层，以及在所述栅氧层以内的所述栅沟槽中形成栅极；
23.在所述栅沟槽上覆盖形成第四硬掩膜层，并进行回刻，在位于相邻侧的两个所述第一侧墙之间形成第四硬掩膜层图形；
24.去除所述第一硬掩膜层图形和所述第三硬掩膜层图形，然后在露出的所述第一半导体层的上表面上向下形成自对准于所述栅沟槽之间的源沟槽，以及在所述源沟槽中形成第二种导电类型的第二半导体层；
25.去除所述第四硬掩膜层图形，在露出的所述栅沟槽和所述源沟槽上覆盖形成位于所述第一侧墙之间的粘合层。
26.进一步地，所述以所述第一侧墙为掩膜，在露出的所述第一半导体层的上表面上向下形成栅沟槽，在所述栅沟槽的内壁上形成栅氧层，以及在所述栅氧层以内的所述栅沟槽中形成栅极，具体包括：
27.以所述第一侧墙和所述第一硬掩膜层图形及所述第三硬掩膜层图形为共同掩膜，在所述第一侧墙之间露出的所述第一半导体层的上表面上向下刻蚀形成栅沟槽，并使所述栅沟槽的底端位于所述体区层下方的所述第一半导体层中；
28.在所述栅沟槽的内壁上沉积栅氧层材料，以及在所述栅氧层以内的所述栅沟槽中填充栅极材料，并对所述栅极材料进行回刻，在所述栅沟槽的内壁上形成栅氧层，以及在所述栅氧层以内的所述栅沟槽中形成栅极，并使所述栅极的顶端突出于所述第一半导体层的上表面上，且位于所述第一侧墙之间。
29.进一步地，所述去除所述第一硬掩膜层图形和所述第三硬掩膜层图形，然后在露出的所述第一半导体层的上表面上向下形成自对准于所述栅沟槽之间的源沟槽，以及在所述源沟槽中形成第二种导电类型的第二半导体层，具体包括：
30.通过回刻，去除所述第一硬掩膜层图形和所述第三硬掩膜层图形，然后，以所述第一侧墙和所述第四硬掩膜层图形为共同掩膜，在所述第一侧墙之间露出的所述第一半导体层的上表面上向下形成自对准于所述栅沟槽之间的源沟槽，并使所述源沟槽的底端与所述栅沟槽的底端相平齐或不相平齐；
31.之后，在所述源沟槽中填充第二半导体层材料，并进行回刻，在所述源沟槽中形成
第二种导电类型的第二半导体层，并使所述第二半导体层的顶端与所述第一半导体层的上表面平齐。
32.进一步地，所述去除所述第一硬掩膜层图形和所述第三硬掩膜层图形，然后在露出的所述第一半导体层的上表面上向下形成自对准于所述栅沟槽之间的源沟槽，以及在所述源沟槽中形成第二种导电类型的第二半导体层，具体包括：
33.通过回刻，去除所述第一硬掩膜层图形和所述第三硬掩膜层图形，在位于所述第四硬掩膜层图形两侧的所述第一侧墙外侧上形成第二侧墙结构；
34.然后，以所述第二侧墙、所述第一侧墙和所述第四硬掩膜层图形为共同掩膜，在所述第二侧墙之间露出的所述第一半导体层的上表面上向下形成自对准于所述栅沟槽之间的源沟槽，并使所述源沟槽的底端与所述栅沟槽的底端相平齐或不相平齐；
35.之后，在所述源沟槽中填充第二半导体层材料，并进行回刻，在所述源沟槽中形成第二种导电类型的第二半导体层，并使所述第二半导体层的顶端与所述第一半导体层的上表面平齐；
36.其中，在形成所述第二侧墙时，通过对所述第二侧墙的水平宽度进行调节，来调整位于所述源沟槽与所述栅沟槽之间的所述源区层的水平宽度。
37.进一步地，还包括：形成覆盖于所述第一侧墙和所述粘合层的上表面上的顶层金属层。
38.由上述技术方案可以看出，本发明通过在第一硬掩膜层图形上保形形成第二硬掩膜层，并通过回刻在第一硬掩膜层图形两侧形成第二硬掩膜层图形，可在第二硬掩膜层图形之间自对准形成第三硬掩膜层图形，在节省了一道光罩的情况下，实现了节距的缩小，使mosfet器件具有更小的管芯面积，从而实现每平方面积的电阻的进一步降低，增加了电流密度，并带来成本的明显降低；同时，由于不存在套刻误差，能有效减小短路电阻；这样，通过分步去除第二硬掩膜层图形和第一硬掩膜层图形、第三硬掩膜层图形，即可精确地在栅沟槽之间自对准形成源沟槽，可有效降低电阻，增加开关速度；另外，在形成源沟槽时，还可利用在第一侧墙外侧增加形成宽度可调的第二侧墙，来调整源沟槽的形成宽度，以对位于源沟槽与栅沟槽之间的源区层的水平宽度进行调整，从而进一步改善了器件性能。
附图说明
39.图1为本发明一较佳实施例的一种自对准双槽mosfet结构的示意图；
40.图2为本发明一较佳实施例的一种自对准双槽mosfet结构的制造方法的流程图；
41.图3-图7为本发明一较佳实施例的一种根据图2的方法制造一种自对准双槽mosfet结构时的工艺步骤示意图。
具体实施方式
42.为使本发明实施例的目的、技术方案和优点更加清楚，下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中
使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
43.除非在下文中特别指出，mosfet器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如可包括iii-v族半导体，如gaas、inp、gan、sic，以及iv族半导体，如si、ge等。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为tac、tin、tasin、hfsin、tisin、ticn、taalc、tialn、tan、ptsi
x
、ni3si、pt、ru、w、和所述各种导电材料的组合等。栅极电介质可以由sio2或介电常数大于sio2的材料等构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐等。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
44.第一种导电类型可以是n型和p型中的一种，第二种导电类型可以是n型和p型中的另一种。n型可通过向半导体材料中注入n型掺杂剂(例如p、as等)形成。p型可通过向半导体材料中注入p型掺杂剂(例如b等)形成。以上可参考公知技术加以理解。
45.下面结合附图，对本发明的具体实施方式作进一步的详细说明。
46.请参阅图1，图1是本发明一较佳实施例的一种自对准双槽mosfet结构的示意图。如图1所示，本发明的一种自对准双槽mosfet结构，包括：
47.覆盖于衬底10上表面上的第一种导电类型的第一半导体层11；形成于第一半导体层11中且位于第一半导体层11的上表面111以内的第一种导电类型的源区层14，和位于源区层14下层的第二种导电类型的体区层13；自第一半导体层11上表面111并列进入第一半导体层11中且以交替方式形成的多个栅沟槽12和源沟槽20的阵列，栅沟槽12中形成有栅极122和位于栅极122与栅沟槽12的内壁之间的栅氧层121，源沟槽20中形成有第二种导电类型的第二半导体层201；突出形成于第一半导体层11的上表面111上且位于每两个相邻的栅沟槽12和源沟槽20之间的多个侧墙15结构，和形成于侧墙15之间的粘合层19。
48.其中，源沟槽20通过每两个相邻的侧墙15之间的开口自对准地形成于每两个相邻的栅沟槽12之间。
49.请参阅图1。在一较佳实施例中，衬底10可以采用重掺杂n+型的第一种导电类型的硅衬底10(n+substrate)，并在硅衬底10上采用轻掺杂n-型的第一种导电类型的第一半导体层11。第一半导体层11例如可以是在硅衬底10上生长的外延(epi)单晶硅层，并进行了n-型轻掺杂的第一半导体层11(n-epi)。
50.体区层13可以是在第一半导体层11中采用p-型轻掺杂的第二种导电类型的体区层13(p-body)。源区层14可以是在第一半导体层11中采用n+型重掺杂的第一种导电类型的源区层14。
51.在一较佳实施例中，栅极122可采用n+型重掺杂的第一种导电类型的多晶硅栅极122(poly 1)。
52.第二半导体层201作为源极接触导体，可采用p型掺杂的第二种导电类型的第二半导体层201。
53.在一较佳实施例中，第二半导体层201可采用在源沟槽20中生长的外延单晶硅层，并进行了p型掺杂，即第二半导体层201可采用p型掺杂的外延单晶硅层(p epi)。
54.在一较佳实施例中，粘合层19可采用例如ti、tin和tan中的至少一种材料制备而
成。
55.侧墙15可采用侧墙工艺中使用的常规材料制备而成。
56.在一较佳实施例中，在侧墙15和粘合层19的上表面上还覆盖有顶层金属层18。顶层金属层18例如可采用w或al等制备而成。
57.在其他较佳实施例中，顶层金属层18上还可继续设置层间介质层以及金属互连层等结构。
58.请参阅图1。在一较佳实施例中，栅沟槽12的底端和源沟槽20的底端设置位于体区层13下方的第一半导体层11中。其中，源沟槽20的底端与栅沟槽12的底端在水平方向上可相平齐。或者，源沟槽20的底端与栅沟槽12的底端在水平方向上也可不相平齐。
59.进一步地，源沟槽20的底端还可设置为延伸至位于具有第一种导电类型的衬底10中。栅极122通过栅氧层121进行隔离，作为源极接触导体的第二种导电类型的第二半导体层201与衬底10相连，以增进电阻的降低。本发明的上述结构可缩小器件面积，提供较短的源-漏之间电流路径，实现每平方面积的电阻的进一步降低，并增加电流密度，从而可以减小导通阻抗，允许更多的电流行进通过开关，进而显著降低功率损耗。
60.在一较佳实施例中，栅极122的顶端可突出于第一半导体层11的上表面111上，且位于侧墙15之间。
61.在一较佳实施例中，侧墙15可包括在水平方向上相连的第一侧墙16和第二侧墙17。其中，第一侧墙16紧邻栅沟槽12的两侧设置；第二侧墙17位于第一侧墙16的外侧，并紧邻源沟槽20的两侧设置。如此，位于源沟槽20与栅沟槽12之间的源区层14的水平宽度即可由第二侧墙17的水平宽度决定。可根据设计需要决定是否设置第二侧墙17结构，以及设置第二侧墙17的宽度。
62.下面结合附图，对本发明的一种自对准双槽mosfet结构的制造方法进行详细说明。
63.本发明的一种自对准双槽mosfet结构的制造方法，可用于制造上述图1的一种自对准双槽mosfet结构，方法可包括以下步骤：
64.步骤s1：提供一衬底，形成覆盖于衬底上表面上的第一种导电类型的第一半导体层。
65.请参阅图3。在一较佳实施例中，可采用n+型重掺杂的第一种导电类型的硅衬底10，并在硅衬底10上采用n-型轻掺杂的第一种导电类型的第一半导体层11。第一半导体层11例如可以是在硅衬底10上生长的外延单晶硅层，并可通过离子注入工艺进行n-型轻掺杂。
66.步骤s2：在第一半导体层中形成位于第一半导体层上表面以内的第一种导电类型的源区层，以及形成位于源区层下层的第二种导电类型的体区层。
67.请参阅图3。在一较佳实施例中，可采用离子注入工艺，由第一半导体层11的上表面111向第一半导体层11中进行p-型轻掺杂，形成第二种导电类型的体区层13。
68.接着，可采用离子注入工艺，由第一半导体层11的上表面111向第一半导体层11中进行n+型重掺杂，在体区层13以上的第一半导体层11的上表面111上形成第一种导电类型的源区层14。
69.步骤s3：在第一半导体层的上表面上形成多个第一硬掩膜层图形。
70.请参阅图3。在一较佳实施例中，在第一半导体层11的上表面111上全面沉积第一硬掩膜层材料。然后，在第一硬掩膜层上形成光刻胶层。接着，通过光刻和刻蚀，在第一半导体层11的上表面111上形成多个第一硬掩膜层图形21(hm1)。之后，去除第一硬掩膜层图形21上残留的光刻胶。
71.第一硬掩膜层材料可采用常规的硬掩膜层材料。例如，第一硬掩膜层材料可采用氮化硅、碳化硅、氮氧化硅和碳氮化硅等中的一种或多种。
72.步骤s4：在第一硬掩膜层图形上保形形成第二硬掩膜层，并进行回刻，在第一硬掩膜层图形两侧形成第二硬掩膜层图形，并露出第一硬掩膜层图形的顶部和位于相邻侧的两个第二硬掩膜层图形之间的第一半导体层的上表面。
73.请参阅图4。在一较佳实施例中，可采用保形的cvd工艺，在第一硬掩膜层图形21上和露出的第一半导体层11的上表面111上保形沉积第二硬掩膜层材料。然后，对第二硬掩膜层进行回刻，在每个第一硬掩膜层图形21的两侧形成第二硬掩膜层图形22(hm2)，并露出第一硬掩膜层图形21的顶部和位于相邻侧的两个第二硬掩膜层图形22，即位于两个相邻第一硬掩膜层图形21内侧的两个第二硬掩膜层图形22之间的第一半导体层11的上表面111。
74.在进行第二硬掩膜层沉积时，可通过沉积时的厚度控制，预留出后续需要沉积第三硬掩膜层时的宽度。
75.第二硬掩膜层材料可采用常规的硬掩膜层材料。例如，第二硬掩膜层材料可采用氮化硅、碳化硅、氮氧化硅和碳氮化硅等中的一种或多种。
76.步骤s5：在露出的第一半导体层的上表面上覆盖形成第三硬掩膜层，并进行回刻，在位于相邻侧的两个第二硬掩膜层图形之间形成第三硬掩膜层图形。
77.请参阅图4。在一较佳实施例中，可采用常规工艺，在相邻侧的两个第二硬掩膜层图形22之间的露出的第一半导体层11的上表面111上全面沉积第三硬掩膜层材料，将相邻侧的两个第二硬掩膜层图形22之间的空隙完全填充，形成覆盖在第一硬掩膜层图形21、第二硬掩膜层图形22和第一半导体层11的上表面111上的第三硬掩膜层。然后，可通过对第三硬掩膜层材料进行回刻，在位于相邻侧的两个第二硬掩膜层图形22之间形成第三硬掩膜层图形23(hm3)。通过在第一硬掩膜层图形21上保形形成第二硬掩膜层，并通过回刻在第一硬掩膜层图形21两侧形成第二硬掩膜层图形22，可在第二硬掩膜层图形22之间自对准形成第三硬掩膜层图形23，在节省了一道光罩的情况下，实现了节距的缩小。
78.第三硬掩膜层材料可采用常规的硬掩膜层材料。例如，第三硬掩膜层材料可采用氮化硅、碳化硅、氮氧化硅和碳氮化硅等中的一种或多种。
79.步骤s6：去除第二硬掩膜层图形，然后，在第一硬掩膜层图形两侧和第三硬掩膜层图形两侧分别形成第一侧墙结构。
80.请参阅图5。在一较佳实施例中，可利用第二硬掩膜层材料与第一硬掩膜层材料和第三硬掩膜层材料之间的不同刻蚀选择比，对位于第一硬掩膜层图形21和第三硬掩膜层图形23之间的第二硬掩膜层图形22进行去除，露出位于第一硬掩膜层图形21和第三硬掩膜层图形23之间的第一半导体层11的上表面111。
81.然后，可采用侧墙工艺，在第一硬掩膜层图形21、第三硬掩膜层图形23和露出的第一半导体层11的上表面111上全面沉积侧墙材料，并进行回刻，在每个第一硬掩膜层图形21两侧和每个第三硬掩膜层图形23两侧分别形成第一侧墙16结构。
82.在形成第一侧墙16时，可通过对第一侧墙材料的沉积厚度进行控制，来对回刻形成的第一侧墙16的水平宽度进行调节，以调节位于两个相邻的第一硬掩膜层图形21、第三硬掩膜层图形23内侧的两个第一侧墙16之间的间距，从而可实现对之后刻蚀形成的栅沟槽12的水平宽度的调整。
83.侧墙15材料可以采用与第一硬掩膜层材料和第三硬掩膜层材料之间具有不同刻蚀选择比的常规侧墙材料。
84.步骤s7：以第一侧墙为掩膜，在露出的第一半导体层的上表面上向下形成栅沟槽，在栅沟槽的内壁上形成栅氧层，以及在栅氧层以内的栅沟槽中形成栅极。
85.请参阅图5。在一较佳实施例中，形成第一侧墙16后，即可以第一侧墙16为掩膜，也即是以第一侧墙16与第一硬掩膜层图形21的组合图形、第一侧墙16与第三硬掩膜层图形23的组合图形为共同掩膜，在每两个相邻的第一侧墙16之间露出的第一半导体层11的上表面111上向下刻蚀，在第一半导体层11中形成并列的多个作为栅沟槽12的深沟槽，并使栅沟槽12的底端位于体区层13下方的第一半导体层11中。
86.然后，在栅沟槽12的内壁表面上及第一侧墙16与第一硬掩膜层图形21、第三硬掩膜层图形23结构的表面上全面沉积栅氧层材料，并进一步在栅氧层材料以内的栅沟槽12中填充栅极材料，可一直将第一侧墙16之间的空隙填满，使栅极材料覆盖在栅氧层材料上。
87.接着，可通过对栅极材料进行回刻，在栅沟槽12的内壁上形成栅氧层121，以及在栅氧层121以内的栅沟槽12中形成栅极122(poly 1)。
88.对栅极材料进行回刻时，可通过控制回刻时间，使栅极122和栅氧层121的顶端突出于第一半导体层11的上表面111上，且位于第一侧墙16之间，即使栅极122和栅氧层121的顶端位于第一侧墙16的上端以下的位置上。例如，可使栅极122和栅氧层121的顶端位于第一侧墙16高度的中部位置上。但不限于此。
89.栅极122材料例如可采用n+重掺杂的多晶硅。
90.步骤s8：在栅沟槽上覆盖形成第四硬掩膜层，并进行回刻，在位于相邻侧的两个第一侧墙之间形成第四硬掩膜层图形。
91.请参阅图6。在一较佳实施例中，在上步形成的器件结构的表面上全面沉积第四硬掩膜层材料，将栅沟槽12上方两个相邻第一侧墙16之间的空隙填满，从而对栅沟槽12上露出的栅极122和栅氧层121的顶端进行完全覆盖。
92.然后，对第四硬掩膜层材料进行回刻，在位于相邻侧的两个第一侧墙16之间，即位于两个相邻的第一硬掩膜层图形21和第三硬掩膜层图形23内侧的两个第一侧墙16之间形成第四硬掩膜层图形24(hm4)。
93.第四硬掩膜层材料可采用teos氧化物(四乙氧基硅烷氧化物)。
94.步骤s9：去除第一硬掩膜层图形和第三硬掩膜层图形，然后在露出的第一半导体层的上表面上向下形成自对准于栅沟槽之间的源沟槽，以及在源沟槽中形成第二种导电类型的第二半导体层。
95.请参阅图7。在一较佳实施例中，可利用第一硬掩膜层材料和第三硬掩膜层材料与第一侧墙16和第四硬掩膜层材料之间的不同刻蚀选择比，通过回刻，去除第一硬掩膜层图形21和第三硬掩膜层图形23。
96.然后，可采用侧墙工艺，在位于每个第四硬掩膜层图形24两侧，即位于每个栅沟槽
12两侧的两个第一侧墙16外侧上进一步形成第二侧墙17结构。第一侧墙16和第二侧墙17一起形成侧墙15结构。
97.接着，以第二侧墙17、第一侧墙16和第四硬掩膜层图形24为共同掩膜，在每两个相邻的第二侧墙17之间露出的第一半导体层11的上表面111上向下形成自对准于栅沟槽12之间的多个深沟槽，形成源沟槽20，并使源沟槽20的底端与栅沟槽12的底端相平齐或不相平齐。
98.进一步地，也可使源沟槽20的底端延伸进入具有第一种导电类型的衬底10中。
99.之后，在源沟槽20中填充第二半导体层材料。接着，对第二半导体层材料进行回刻，在源沟槽20中形成第二半导体层201，并使第二半导体层201的顶端与第一半导体层11的上表面111平齐或基本平齐。
100.在一较佳实施例中，第二半导体层201可采用在源沟槽20中生长外延单晶硅层进行填充，并进行p型掺杂，以具有第二种导电类型。
101.本发明在形成第一种导电类型的第一半导体层11、第二种导电类型的体区层13和第一种导电类型的源区层14后，利用第一硬掩模至第四硬掩模之间的不同刻蚀选择比，与侧墙工艺相结合，从而实现在第一半导体层11中以交替方式形成自对准的多个栅沟槽12和源沟槽20的阵列。本发明不仅节省了光罩，减少了制造过程中的处理步骤，明显降低了制造成本，同时还缩小了器件面积，并消除了套刻误差，从而带来导通阻抗的减小，可允许更多的电流行进通过开关，进而显著降低了功率损耗。
102.其中，在形成第二侧墙17时，通过对第二侧墙材料的沉积厚度进行控制，来对回刻形成的第二侧墙17的水平宽度进行调节，以调节位于两个相邻的第一侧墙16内侧的两个第二侧墙17之间的间距，从而可实现对位于源沟槽20与栅沟槽12之间的源区层14的水平宽度的调整。同时还可实现对器件面积的微调。
103.作为另一种具体实施方式，根据设计需要，也可以省略形成第二侧墙17的步骤，而仅以第一侧墙16的宽度调节，作为对器件结构的调整手段。此情况下，在去除第一硬掩膜层图形21和第三硬掩膜层图形23后，是以第一侧墙16和第四硬掩膜层图形24为共同掩膜，在第一侧墙16之间露出的第一半导体层11的上表面111上向下形成自对准于栅沟槽12之间的源沟槽20。
104.步骤s10：去除第四硬掩膜层图形，在露出的栅沟槽和源沟槽上覆盖形成位于第一侧墙之间的粘合层，以及形成覆盖于第一侧墙和粘合层的上表面上的顶层金属层。
105.请参阅图7。在一较佳实施例中，可利用第四硬掩膜层材料与第一侧墙材料和第二侧墙材料之间的不同刻蚀选择比，通过回刻去除第四硬掩膜层图形24，将栅极122的顶部暴露出来。
106.请参阅图1。然后，在上述形成的器件结构的表面上全面沉积粘合层材料，对第二侧墙17之间的空隙进行填充，并进行回刻，在露出的栅沟槽12的栅极122上和源沟槽20的导电第二半导体层201上覆盖形成位于第一侧墙16之间的粘合层19。
107.其中，位于栅沟槽12上方的粘合层19与第一侧墙16之间直接接触，位于源沟槽20上方的粘合层19与第二侧墙17之间直接接触。
108.粘合层19可采用ti、tin和tan中的至少一种材料制备而成。
109.接着，可在形成的上述器件结构的表面上沉积金属材料，形成覆盖于第一侧墙16
(侧墙15)和粘合层19的上表面上的顶层金属层18，并进行图形化。
110.顶层金属层18可采用金属w或al等制备而成。
111.之后，可在顶层金属层18上继续进行层间介质层以及金属互连层等结构形成工艺。
112.综上所述，本发明通过在第一硬掩膜层图形21上保形形成第二硬掩膜层，并通过回刻在第一硬掩膜层图形21两侧形成第二硬掩膜层图形22，可在第二硬掩膜层图形22之间自对准形成第三硬掩膜层图形23，在节省了一道光罩的情况下，实现了节距的缩小，使mosfet器件具有更小的管芯面积，从而实现每平方面积的电阻的进一步降低，增加了电流密度，并带来成本的明显降低；同时，由于不存在套刻误差，能有效减小短路电阻；这样，通过分步去除第二硬掩膜层图形22和第一硬掩膜层图形21、第三硬掩膜层图形23，即可精确地在栅沟槽12之间自对准形成源沟槽20，可有效降低电阻，增加开关速度；另外，在形成源沟槽20时，还可利用在第一侧墙16外侧增加形成宽度可调的第二侧墙17，来调整源沟槽20的形成宽度，以对位于源沟槽20与栅沟槽12之间的源区层14的水平宽度进行调整，从而进一步改善了器件性能。
113.虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。