集成深槽器件的三维芯粒封装结构及工艺的制作方法

1.本发明涉及一种三维芯粒封装结构及工艺，尤其是一种集成深槽器件的三维芯粒封装结构及工艺。


背景技术：

2.随着系统io(输入/输出)数量不断增加，传统二维封装结构已无法满足应用要求，需要更高密度的三维堆叠封装结构。传统三维封装结构中，受限于传统的封装工艺，无法满足极高密度的io需求，需要采用更为先进的封装工艺进行集成实现。
3.伴随电源系统的电压切换频率的不断提升，需要电容尽量靠近电源网络。而传统方案采用焊接分立电容焊接pcb(printed circuit board)板的方案，而基于焊接方案的电容无法满足就近原则。
4.随着系统电源的不断增加，需要在系统中嵌入的电感值不断增加，但基于芯片级别的高感值行业内相对缺乏，电感值难以上去，难以满足实际的应用场景需求。目前，对于高感值电感集成，多采用外接高电感值的被动元器件实现。
5.由上述说明可知，现有技术中，当需要电容以及高感值电感集成时，多采用独立封装，最后通过pcb板互相连接形成一个系统，即形成二维系统，而形成的二维系统导致最终系统的尺寸较大，无法满足短小轻薄的要求。此外，由于采用独立的封装，信号之间的互联长度需要增加，无法满足高频高速的要求。


技术实现要素：

6.本发明的目的是克服现有技术中存在的不足，提供一种集成深槽器件的三维芯粒封装结构及工艺，其能有效实现电容与电感的集成，提高集成度，降低封装的尺寸，安全可靠。
7.按照本发明提供的技术方案，所述集成深槽器件的三维芯粒封装结构，包括：
8.主芯片，具有第一主面以及与所述第一主面正对应的第二主面；
9.芯粒组，包括至少一个芯粒，其中，芯粒组内的芯粒与主芯片的第一主面正对应，并与所述主芯片互联；
10.深槽器件，制备于主芯片内，并与所述主芯片的第一主面正对应，包括深槽电容和/或深槽电感，所述深槽器件与主芯片和/或相对应的芯粒适配电连接；
11.引出连接组件，用于将主芯片、芯粒组、深槽器件适配电连接所形成的芯粒封装体从主芯片的第二主面引出。
12.在主芯片内包括若干器件元件区，其中，
13.器件元件区与主芯片的第一主面正对应，深槽器件以及芯粒组内的芯粒与主芯片内相应的器件元件区适配电连接，以使得芯粒与主芯片互联，且深槽器件与主芯片和/或相对应的芯粒适配电连接。
14.所述深槽电容包括深槽叉指电容，其中，
15.所述深槽叉指电容包括制备于主芯片内的电容槽以及填充于所述电容槽内的叉指电容电极；在主芯片内，电容槽沿主芯片的第一主面指向所述主芯片第二主面的方向延伸。
16.所述深槽电感呈螺旋状，其中，
17.所述深槽电感包括制备于主芯片内的电感槽以及填充于所述电感槽内的电感柱；在主芯片内，电感槽呈螺旋状，且电感槽沿主芯片的第一主面指向所述主芯片第二主面的方向延伸。
18.所述引出连接组件包括设置于主芯片第二主面的焊球组，其中，
19.所述焊球组包括若干连接第一焊球以及若干连接第二焊球，连接第一焊球与埋设于主芯片内相应的片内连接柱电连接，连接第二焊球与主芯片第二主面上的背面第二焊盘对准连接。
20.一种集成深槽器件的三维芯粒封装工艺，用于制备所述的三维芯粒封装结构，包括：
21.提供主芯片以及待与主芯片互联的芯粒组，其中，
22.主芯片，具有第一主面以及与所述第一主面正对应的第二主面；
23.芯粒组，包括至少一个芯粒；
24.在所提供的主芯片内制备所需的深槽器件，其中，所制备的深槽器件与主芯片的第一主面对应，所述深槽器件包括深槽电容和/或深槽电感；
25.在制备深槽器件后，将芯粒组内的芯粒与主芯片互联，以及，
26.制备引出连接组件，以将主芯片、芯粒组、深槽器件适配电连接所形成的芯粒封装体从主芯片的第二主面引出。
27.在主芯片内设置若干器件元件区以及若干埋设于主芯片内的片内连接柱，其中，
28.器件元件区与主芯片的第一正面正对应，片内连接柱与主芯片内相对应的器件元件区电连接；
29.制备的引出连接组件，与主芯片的第二主面适配电连接，以及，通过片内连接柱与相对应的器件元件区适配电连接。
30.制备深槽器件时，在主芯片的第一主面制备器件槽，其中，
31.所制备的器件槽包括电容槽和/或电感槽，器件槽从主芯片的第一主面垂直向所述主芯片的第二主面方向延伸；
32.在电容槽内填充电容电极，以形成所需的深槽电容；在电感槽内填充电感柱，以形成深槽电感；
33.在制备深槽器件后，在主芯片的第一主面制备正面金属层，利用正面金属层将片内连接柱、深槽器件与相应的器件元件区适配电连接。
34.所形成的深槽电容包括深槽叉指电容，其中，
35.在电容槽内填充的电容电极为叉指电容电极，所述叉指电容电极包括相互交替分布的电容第一电极体以及电容第二电极体。
36.在制备引出连接组件时，先在主芯片的第二主面制备背面金属层，并在所述背面金属层上制备适配连接的焊球组，其中，
37.背面金属层包括与主芯片的第二主面适配电连接的背面第二焊盘；
38.所述焊球组包括若干连接第一焊球以及若干连接第二焊球，连接第一焊球与埋设于主芯片内相应的片内连接柱电连接，连接第二焊球与主芯片第二主面上的背面第二焊盘对准连接。
39.本发明的优点：
40.将芯粒组内的芯粒与主芯片互联，在主芯片内设置深槽器件，深槽器件包括深槽电容或深槽电感，即形成芯粒封装体，提高系统集成度，降低封装体的体积。
41.在主芯片内制备深槽电容和/或深槽电感，与现有技术相比，免去外贴电容/电感的需求，降低了封装的整体尺寸，更有利于系统集成，同时确保可系统性能的大幅提升。同时，相比传统的表贴电容与电感，深槽电容、深槽电感通过正面金属层与主芯片内的器件元件区和/或芯粒适配电连接，使得深槽电容、深槽电感可更靠近所需电连接的器件元件区和/或芯粒，可以更好的提高器件的性能。
42.对于传统的sip封装，芯粒与主芯片采用直接焊接键合方式互联，减少了高频信号的传输路径，适合高频应用；可有效扩大芯粒封装体的应用场景。
附图说明
43.图1为本发明三维芯粒封装结构的一种实施例示意图。
44.图2～图12为本发明一种具体实施工艺步骤示意图，其中，
45.图2为本发明主芯片的一种实施例的剖视图。
46.图3为本发明在主芯片内制备器件沟槽后的剖视图。
47.图4为本发明电容槽的一种实施例示意图。
48.图5为本发明电感槽的一种实施例示意图。
49.图6为本发明制备得到深槽电容、深槽电感后的一种实施例剖视图。
50.图7为本发明制备得到正面金属层后的剖视图。
51.图8为基于图4中电容槽形成深槽电容的一种实施例示意图。
52.图9为基于图5中电感槽形成深槽电感的一种实施例示意图。
53.图10为本发明减薄后的剖视图。
54.图11为本发明制备形成引出连接组件的一种实施例剖视图。
55.图12为本发明芯粒与主芯片键合互联后一种实施例的剖视图。
56.附图标记说明：1-主芯片、2-深槽电容、3-深槽电感、4-连接第一焊球、5-芯粒、6-芯粒焊盘、7-片内连接柱、8-连接第二焊球、9-主芯片基板、10-器件元件区、11-电容槽、12-电感槽、13-电容第一纵槽、14-电容第二纵槽、15-电容第一横槽、16-电容第二横槽、17-螺旋槽、18-电容第一电极体、19-电容第二电极体、20-电感柱、21-正面金属层、22-电极体第一连接体、23-电极体第二连接体、24-电容第一引脚、25-电容第二引脚、26-电感第一引脚、27-电感第二引脚、28-背面第一焊盘以及29-背面第二焊盘。
具体实施方式
57.下面结合具体附图和实施例对本发明作进一步说明。
58.为了能有效实现电容与电感的集成，提高集成度，降低封装的尺寸，对种集成深槽器件的三维芯粒封装结构，本发明的一种实施例中，包括：
59.主芯片1，具有第一主面以及与所述第一主面正对应的第二主面；
60.芯粒组，包括至少一个芯粒5，其中，芯粒组内的芯粒5与主芯片1的第一主面正对应，并与所述主芯片1互联；
61.深槽器件，制备于主芯片1内，并与所述主芯片1的第一主面正对应，包括深槽电容2和/或深槽电感3，所述深槽器件与主芯片1和/或相对应的芯粒5适配电连接；
62.引出连接组件，用于将主芯片1、芯粒组、深槽器件适配电连接所形成的芯粒封装体从主芯片1的第二主面引出。
63.主芯片1可采用现有常用的形式，一般地，主芯片1具有第一主面以及与第一主面正对应的第二主面，如主芯片1的第一主面为正面或元件面，主芯片1的第二主面为背面，本发明的实施例中，主芯片1的第一主面为元件面，主芯片1的第二主面为背面。
64.在主芯片1内包括若干器件元件区10，第一主面作为主芯片1的元件面时，则器件元件区10与主芯片1的第一主面对应，其中，器件元件区10与主芯片1的第一主面对应，具体是指器件元件区10位于第一主面内，或者从第一主面露出。在主芯片1内，器件元件区10的数量以及相对应的功能可根据实际应用场景选择确定，器件元件区10如可为电源供电、存储等功能区。主芯片1内的器件元件区10可相互独立，或者相互适配连接，器件元件区10之间的相互关系可根据实际需要选择。主芯片1以及主芯片1内的器件元件区10可采用现有常用的技术手段制备得到，具体以能制备得到所需的主芯片1为准。
65.为了能形成三维芯粒封装，还包括芯粒组，芯粒组内包括至少一个芯粒5，图1和图12中示出了芯粒组内包括两个芯粒5的实施情况，图中，两个芯粒5与主芯片1的第一主面相对应，两个芯粒5与主芯片1互联。两个芯粒5可为相同的芯粒，或两个不同的芯粒，芯粒5作为功能小芯片，具体功能可以根据实际需要选择。主芯片1内设置若干器件元件区10时，芯粒5与主芯片1的互联，具体是指与主芯片1内相应的器件元件区10适配电连接，所述互联，具体是指能进行所需的交互；互联的具体情况可根据实际需要选择，以能满足实际交互的需求为准。
66.在集成深槽器件时，需将所述深槽器件制备于主芯片1内，深槽器件在主芯片1内与所述主芯片1的第一主面正对应，深槽器件与主芯片1的第一主面正对应，以便能与主芯片1内相应的器件元件区10适配电连接，进而实现与芯粒组内的芯粒5以及主芯片1内相应的器件元件区10适配电连接，达到深槽器件集成的目的。深槽器件一般可为深槽电容2或深槽电感3，图1和图12中，在主芯片1内同时集成深槽电容2以及深槽电感3。具体实施时，深槽电容2、深槽电感3相对应的数量、在主芯片1内的位置以及与芯粒5、器件元件区10相对应的连接配合状态可以根据需要选择，以能满足实际的应用需求为准。
67.为了便于整个三维芯粒封装结构的工作或使用，一般还需要制备引出连接组件，其中，将主芯片1、芯粒组、深槽器件适配电连接所形成的芯粒封装体从主芯片1的第二主面引出。
68.本发明的一种实施例中，所述深槽电容2包括深槽叉指电容，其中，
69.所述深槽叉指电容包括制备于主芯片1内的电容槽11以及填充于所述电容槽11内的叉指电容电极；在主芯片1内，电容槽11从主芯片1的第一主面指向所述主芯片1第二主面的方向延伸。
70.在主芯片1内所形成的深槽电容2可为叉指电容形式，或为其他电容的形式，具体
可以根据实际需要选择，以能满足实际的应用需求为准。用于形成深槽叉指电容的电容槽11相应的深度，一般小于主芯片1的厚度，主芯片1的厚度一般指第一主面与第二主面间的厚度。
71.本发明的一种实施例中，所述深槽电感3呈螺旋状，其中，
72.所述深槽电感3包括制备于主芯片1内的电感槽12以及填充于所述电感槽12内的电感柱20；在主芯片1内，电感槽12呈螺旋状，且电感槽12从主芯片1的第一主面指向所述主芯片1第二主面的方向延伸。
73.深槽电感3可呈螺旋状，当然，深槽电感3也还可以采用其他的形式，以能形成所需电感值的电感为准。与电容槽11相对应，电感槽12的深度也小于主芯片1的厚度。电感柱20在电感槽12的形状与所述电感槽12的形状相一致。
74.本发明的一种实施例中，所述引出连接组件包括设置于主芯片1第二主面的焊球组，其中，
75.所述焊球组包括若干连接第一焊球4以及若干连接第二焊球8，连接第一焊球4与埋设于主芯片1内相应的片内连接柱7电连接，连接第二焊球8与主芯片1第二主面上的背面第二焊盘29对准连接。
76.根据焊球组内焊球的连接位置以及连接方式，焊球组包括若干连接第一焊球4以及若干连接第二焊球8。为了能满足与焊球组的适配连接，需要先在主芯片1的第二主面制备背面金属层，背面金属层包括若干背面第一焊盘28以及若干背面第二焊盘29。
77.背面第一焊盘28与预埋设于主芯片1内的片内连接柱7正对准且电连接，背面第二焊盘29与主芯片1第二主面相应的区域电连接；片内连接柱7一般为铜柱，正对准电连接，具体是指背面第一焊盘28与片内连接柱7间进行有效的电连接配合。在主芯片1的第二主面设置背面金属层后，在背面第一焊盘28上焊接连接第一焊球4，连接第一焊球4通过背面第一焊盘28与正对准的片内连接柱7电连接。在背面第二焊盘29上焊接连接第二焊球8，连接第二焊球8通过背面第二焊盘29与主芯片1适配连接。
78.通过连接第一焊球4、连接第二焊球8能将所形成的芯粒封装体从第二主面引出，以便于进行后续的连接或使用，具体以能满足实际的应用场景为准。
79.对上述集成深槽器件的三维芯粒封装结构，可以通过下述工艺步骤制备得到，对集成深槽器件的三维芯粒封装工艺，用于制备所述的三维芯粒封装结构，本发明的一种实施例中，包括：
80.提供主芯片1以及待与主芯片1互联的芯粒组，其中，
81.主芯片1，具有第一主面以及与所述第一主面正对应的第二主面；
82.芯粒组，包括至少一个芯粒5；
83.在所提供的主芯片内1制备所需的深槽器件，其中，所制备的深槽器件与主芯片1的第一主面对应，所述深槽器件包括深槽电容2和/或深槽电感3；
84.在制备深槽器件后，将芯粒组内的芯粒1与主芯片1互联，以及，
85.制备引出连接组件，以将主芯片1、芯粒组、深槽器件适配电连接所形成的芯粒封装体从主芯片1的第二主面引出。
86.对上述的封装工艺，图2～图12中示出了一种具体的工艺步骤，下面根据图2～图12的图示对具体的工艺过程进行详细说明。
87.图2中，在主芯片1内设置若干器件元件区10以及若干埋设于主芯片1内的片内连接柱7，其中，
88.器件元件区10与主芯片1的第一正面正对应，片内连接柱7与主芯片1内相对应的器件元件区10电连接；
89.制备的引出连接组件，与主芯片1的第二主面适配电连接，以及，通过片内连接柱7与相对应的器件元件区10适配电连接。
90.具体工艺时，主芯片1包括主芯片基板9，主芯片基板9可采用现有常用的形式，具体以能满足制备得到所需的主芯片1为准。由上述说明可知，器件元件区10以及片内连接柱7可采用现有常用的工艺制备在主芯片基板9内，图2中，片内连接柱7的数量小于器件元件区10的数量，片内连接柱7的长度小于主芯片基板9的厚度。片内连接柱7邻近主芯片1第一主面的端部与相应的器件元件区10接触电连接，具体与器件元件区10的接触电连接配合可根据实际的需要选择，以能满足实际的需求为准。
91.图3～图9中，制备深槽器件时，在主芯片1的第一主面制备器件槽，其中，
92.所制备的器件槽包括电容槽11和/或电感槽12，器件槽从主芯片1的第一主面垂直向所述主芯片1的第二主面方向延伸；
93.在电容槽11内填充电容电极，以形成所需的深槽电容2；在电感槽12内填充电感柱20，以形成深槽电感3；
94.在制备深槽器件后，在主芯片1的第一主面制备正面金属层21，利用正面金属层21将片内连接柱7、深槽器件与相应的器件元件区10适配电连接。
95.图3中，在主芯片基板9内制备电容槽11以及电感槽12，其中，电容槽11以及电感槽12可通过一步工艺同时制备得到，具体制备电容槽11、电感槽12的工艺条件以及工艺过程可根据实际需要选择，以能制备得到所需的电容槽11、电感槽12为准。
96.电容槽11、电感槽12从第一主面垂直向第二主面的方向延伸，电容槽11、电感槽12相应的槽口位于第一主面，当然，在制备电容槽11、电感槽12时，需要避开器件元件区10以及片内连接柱7。当然，电容槽11、电感槽12在主芯片基板9内的位置，以能满足实际的连接配合需求为准，如满足背景技术中提到的靠近电源网络，以及能满足与所需的器件元件区10、芯粒5对应的电连接为准。因此，在确定芯粒封装的配置后，即可确定电容槽11、电感槽12在主芯片基板9内的分布情况。
97.由上述说明可知，深槽电容2可以为深槽叉指电容，当采用深槽叉指电容时，图4中示出了电容槽11的一种实施情况。图4中，电容槽包括若干交替分布的电容第一纵槽13以及电容第二纵槽14，电容第一纵槽13、电容第二纵槽14的数量可根据实际需要选择，以能满足实际的需求为准。电容第一纵槽13、电容第二纵槽14相互平行，且从主芯片基板9的第一主面垂直向下延伸。
98.通过电容第一横槽15将所有的电容第一纵槽13的一端相互连接，通过电容第二横槽16将所有电容第二纵槽14的一端相互连接，其中，电容第一横槽15与电容第一纵槽13相互连通，电容第二横槽16与电容第二纵槽14相互连通。电容第一横槽15的长度方向与电容第二横槽16的长度方向相互平行。
99.图5中示出了电感槽12的一种实施例情况，图5中电感槽12呈螺旋状，即形成螺旋槽17，图5中，螺旋槽17的大小以及螺旋分布的情况可根据实际需要选择，以能形成所需的
电感槽12为准。
100.在得到电容槽11以及电感槽12后，采用电镀等工艺，在电容槽11内填充电容电极，以及，在电感槽12内填充电感电极，具体所采用的填充工艺方式以及工艺过程可根据实际需要选择，以能形成电容电极以及电感电极为准。图6中示出了填充后形成电容电极、电感电极后的示意图。
101.图8为利用填充的电容电极形成深槽叉指电容的一种实施方式，此时，在电容槽11内填充的电容电极为叉指电容电极，所述叉指电容电极包括相互交替分布的电容第一电极体18以及电容第二电极体19。图8中，电容第一电极体18由填充在电容第一纵槽13内的电极形成，电容第二电极体19由填充在电容第二纵槽14内的电极形成。
102.由图4以及上述说可知，填充时，在电容第一横槽15内会形成电极体第一连接体22，在电容第二横槽16内会形成电极体第二连接体23，电极体第一连接体22与电容第一电极体18相互接触为一体，电极体第二连接体23与电容第二电极体19相互接触为一体。
103.图9中，在螺旋槽17内填充后形成电感柱20，利用螺旋状的电感柱20能形成所需的深槽电感3。一般地，电感柱20与电容第一电极体18、电容第二电极体19为同一工艺步骤形成。当然，电感柱20需与主芯片基板9绝缘隔离，电容第一电极体18、电容第二电极体19等与主芯片基板9也需要保持绝缘隔离。
104.在制备得到深槽电容2以及深槽电感3后，为了能实现与主芯片基板9内器件元件区10的适配电连接，需要在主芯片基板9的第一主面上制备正面金属层21，所述正面金属层21可采用rdl(redistribution layer)工艺制备得到。正面金属层21覆盖于主芯片基板9的第一主面，利用正面金属层21能实现深槽电容2、深槽电感3与相应器件元件区10进行所需的电连接，正面金属层21的具体情况，以能满足实际的电连接配合为准，如图7所示。
105.在制备得到正面金属层21后，利用所述正面金属层21，电极体第一连接体22的一端形成电容第一引脚24，在电极体第二连接体23的一端形成电容第二引脚25，如图8所示。利用所述电容第一引脚24、电容第二引脚25，能实现所述深槽电容2与片内连接柱7，或邻近的器件元件区10适配的电连接。
106.同理，形成与电感柱20适配电连接的电感第一引脚26与电感第二引脚27，如图9所示。利用电感第一引脚26、电感第二引脚27实现与片内连接柱7，或邻近的器件元件区10适配的电连接。
107.在制备得到正面金属层21后，对主芯片基板9的第二主面进行减薄，在减薄时，以将片内连接柱7远离器件元件区10的端部露出为准，所述减薄工艺包括研磨，当然，也可以为其他的工艺形式。在减薄后，即形成图1和图12中的主芯片1。对主芯片基板9，可采用现有常用的减薄方式，具体以能形成所需的主芯片1为准，如图10所示。
108.对主芯片基板9减薄形成所需的主芯片1后，需在主芯片1的第二主面制备引出连接组件。本发明的一种实施例中，在制备引出连接组件时，先在主芯片1的第二主面制备背面金属层，并在所述背面金属层上制备适配连接的焊球组，其中，
109.背面金属层包括与主芯片1的第二主面适配电连接的背面第二焊盘29；
110.所述焊球组包括若干连接第一焊球4以及若干连接第二焊球8，连接第一焊球4与埋设于主芯片1内相应的片内连接柱7电连接，连接第二焊球8与主芯片1第二主面上的背面第二焊盘29对准连接。
111.图11中，制备的背面金属层包括背面第一焊盘28以及背面第二焊盘29，一般地，背面第一焊盘28与背面第二焊盘29相互独立，其中，背面第一焊盘28与片内连接柱7对准电连接，背面第二焊盘29与主芯片1第二主面上相应的区域对准电连接，主芯片1第二主面上相对应的区域，一般是指实现引出的功能区域。
112.在制备得到背面金属层后，将连接第一焊球4焊接在背面第一焊盘29上，将连接第二焊球8焊接在背面第二焊盘29上，连接第一焊球4、连接第二焊球8可采用现有常用的焊接形式进行直接焊球，具体以能将焊球组与背面金属层实现所需的对准连接为准。
113.为了实现芯粒组的封装，提供所需的芯粒5，将芯粒5与主芯片1第一主面的器件元件区10正对应，将芯粒5的芯粒焊盘6与相对应的正面金属层21焊接键合，以实现芯粒5与主芯片1的互联。在互联后，也即实现与深槽电容2、深槽电感3的适配电连接。
114.当然，将芯粒5焊接键合在主芯片1的第一主面上后，还可以利用塑封工艺将芯粒5塑封在主芯片1的第一主面，以利用塑封形成的塑封层对芯粒5进行保护。
115.此外，具体工艺中，还可以先将芯粒组内的芯粒5焊接键合在主芯片1的第一主面，然后，在主芯片1的第二主面设置背面金属层以及焊球组，具体工艺顺序可以根据实际需要选择，以能实现所需的三维芯粒封装为准。
116.本发明将芯粒组内的芯粒5与主芯片1互联，在主芯片1内设置深槽器件，深槽器件包括深槽电容2或深槽电感3，即利用芯粒组、主芯片1以及深槽器件可形成芯粒封装体，提高系统集成度，降低封装体的体积。
117.在主芯片1内制备深槽电容2和/或深槽电感3，与现有技术相比，免去外贴电容/电感的需求，降低了封装的整体尺寸，更有利于系统集成，同时确保可系统性能的大幅提升。同时，相比传统的表贴电容与电感，深槽电容2、深槽电感3通过正面金属层与主芯片1内的器件元件区10和/或芯粒5适配电连接，使得深槽电容2、深槽电感3可更靠近所需电连接的器件元件区10和/或芯粒5，可以更好的提高器件的性能。
118.对于传统的sip(system in package)封装，芯粒5与主芯片1采用直接焊接键合方式互联，减少了高频信号的传输路径，适合高频应用；可有效扩大芯粒封装体的应用场景。