一种晶体管、3D存储器及其制备方法、电子设备与流程

一种晶体管、3d存储器及其制备方法、电子设备
技术领域
1.本公开实施例涉及半导体技术领域，尤指一种晶体管、3d存储器及其制备方法、电子设备。


背景技术：

2.近些年，3d结构的存储器受到越来越多的关注，在提高存储器的密度具有一定优势。示例性的，以具有可沉积在任意材料表面特性和高开关比特性的金属氧化物，比如铟镓锌氧化物(indium gallium zinc oxide，igzo)作为沟道的半导体存储器件受到业界关注。在存储器领域，为了提高存储单元的密度，可以将该金属氧化物半导体晶体管用于存储单元的3d堆叠结构。
3.目前越来越多地关注3d器件的设计结构在产业上制作的便利性以及存储密度上的优势等。


技术实现要素：

4.以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
5.本公开实施例提供了一种晶体管、3d存储器及其制备方法、电子设备，可以简化结构设计，降低制作难度，降低成本。
6.本公开实施例提供一种3d存储器，包括：多层沿垂直于衬底的方向堆叠的存储单元，字线，其中，所述字线沿着垂直所述衬底的方向延伸且贯穿不同层的所述存储单元；所述存储单元包括：晶体管，所述晶体管包括源电极、漏电极、沿垂直于所述衬底的方向延伸的栅极，环绕所述栅极且与所述栅极相绝缘的半导体层；其中，所述半导体层包括间隔设置的源接触区和漏接触区，所述源接触区和漏接触区之间的沟道为水平沟道。
7.在一示例性实施例中，不同层的晶体管的所述源电极间隔设置，不同层的晶体管的所述漏电极间隔设置。
8.在一示例性实施例中，不同层的晶体管的所述栅极为所述字线的一部分。
9.在一示例性实施例中，同一所述晶体管的所述源电极和所述漏电极位于同一导电膜层，不同晶体管的所述源电极或所述漏电极位于不同的导电膜层。
10.在一示例性实施例中，在平行于所述衬底的平面上，同一个所述晶体管的所述源电极和所述漏电极的正投影无交叠；在平行于所述衬底的平面上，不同晶体管的源电极和漏电极的正投影无交叠。
11.在一示例性实施例中，所述源电极位于所述栅极的第一侧，所述漏电极位于所述栅极的第二侧，所述源电极和所述漏电极相向设置。
12.在一示例性实施例中，不同层的所述存储单元的所述晶体管的半导体层在垂直所述衬底的方向上间隔设置。
13.在一示例性实施例中，所述间隔设置的所述半导体层之间露出绝缘层，所述绝缘
层为位于所述栅极和所述半导体层之间的栅极绝缘层。
14.在一示例性实施例中，不同层的所述存储单元中每相邻两个半导体层之间连接为一体式结构。
15.本公开实施例提供一种晶体管，包括：衬底，设置在所述衬底上的源电极、漏电极、沿垂直于所述衬底的方向延伸的栅极、环绕所述栅极且与所述栅极相绝缘的半导体层；其中，所述半导体层包括间隔设置的源接触区和漏接触区，所述源接触区和漏接触区之间的沟道为水平沟道。
16.在一示例性实施例中，所述源电极和所述漏电极位于同一导电膜层，所述导电膜层与所述衬底平行。
17.在一示例性实施例中，所述半导体层的材料包括金属氧化物半导体材料。
18.在一示例性实施例中，在平行于所述衬底的平面上，所述源电极的正投影和所述漏电极的正投影无交叠。
19.在一示例性实施例中，所述源接触区位于所述半导体层的第一侧，所述漏接触区位于所述半导体层的第二侧，所述源电极与所述源接触区接触，所述漏电极与所述漏接触区接触，所述源电极和所述漏电极相向设置。
20.在一示例性实施例中，所述半导体层为全环绕型半导体层。
21.本公开实施例提供一种3d存储器的制备方法，所述3d存储器包括多层沿垂直于衬底的方向堆叠的多个存储单元、一条字线；每层所述存储单元包括：晶体管，所述晶体管包括源电极、漏电极、沿垂直于所述衬底的方向延伸的栅极、环绕所述栅极的半导体层；所述3d存储器的制备方法包括：提供衬底，在所述衬底上依次交替沉积多个绝缘薄膜和多个金属薄膜，进行构图形成多个堆叠结构；每个所述堆叠结构包括交替设置的绝缘层和金属层的堆叠，每个所述金属层对应一层所述存储单元中的一个晶体管，每个所述金属层包括相连的第一子部和第二子部；刻蚀所述堆叠结构以形成在垂直所述衬底的方向上贯穿所述堆叠结构的通孔，所述通孔的侧壁露出每个所述金属层的所述第一子部和第二子部以及所述绝缘层；刻蚀所述通孔内的各第一子部形成第一通道，刻蚀所述通道内的各所述第二子部形成第二通道，所述第一通道、所述第二通道与所述通孔贯通；在所述第一通道、第二通道和所述通孔构成的通道内沉积金属薄膜，刻蚀所述通孔内的所述金属薄膜以形成位于所述第一通道的源电极和位于所述第二通道的漏电极；在所述通孔的侧壁填充半导体薄膜以形成各所述晶体管的半导体层，所述半导体层与各所述源电极接触且与各所述漏电极接触，同一个晶体管中所述源电极和所述漏电极之间的沟道为水平沟道；在所述通孔内依次沉积栅极绝缘层和金属薄膜，所述金属薄膜填充所述栅极绝缘层内的通孔形成所述字线，不同层的所述晶体管的所述栅极为所述字线的一部分。
22.本公开实施例提供一种电子设备，包括上述任一实施例所述的晶体管。
23.本公开实施例提供的3d存储器，晶体管的栅极为垂直方向的栅极，沟道为水平沟道，便于实现结构简单且制作相对容易的3d堆叠存储器。
24.本公开的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变
得显而易见，或者通过实施本公开而了解。本公开的目的和优点可通过在说明书以及附图中所特别指出的结构来实现和获得。
25.在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
26.附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释本发明的技术方案，并不构成对技术方案的限制。
27.图1为一示例性实施例提供的晶体管示意图；图2为图1所示晶体管aa方向的截面图；图3为一示例性实施例提供的形成第二绝缘薄膜后的示意图；图4为一示例性实施例提供的形成开槽后的示意图；图5为一示例性实施例提供的填充所述开槽后的示意图；图6为一示例性实施例提供的形成通孔后的示意图；图7a为一示例性实施例提供的形成通道后的示意图；图7b为一示例性实施例提供的第一金属层的示意图；图8a为一示例性实施例提供的形成有源层和第一栅绝缘层后的示意图；图8b为图8a的局部示意图；图8c为图8b沿bb方向的截面示意图；图9a为一示例性实施例提供的形成第二金属层后的示意图；图9b为图9a的局部示意图；图9c为图9b沿bb方向的截面示意图；图10a为一示例性实施例提供的去除通孔内的第二金属层后的示意图；图10b为图10a的局部示意图；图10c为图10b沿bb方向的截面示意图；图11a为一示例性实施例提供的形成栅极后的示意图；图11b为图11a的局部示意图；图11c为图11b沿bb方向的截面示意图；图11d为一示例性实施例提供的源电极、漏电极和栅极的截面示意图；图12为一示例性实施例提供的形成第二绝缘薄膜后的示意图；图13为一示例性实施例提供的形成开槽后的示意图；图14为一示例性实施例提供的填充所述开槽后的示意图；图15为一示例性实施例提供的形成通孔后的示意图；图16为一示例性实施例提供的形成栅极后的示意图；图17a为一示例性实施例提供的半导体器件示意图；图17b为17a局部示意图；图18为一示例性实施例提供的半导体器件制备方法流程图；图19为另一示例性实施例提供的半导体器件制备方法流程图。
具体实施方式
28.下文中将结合附图对本公开实施例进行详细说明。在不冲突的情况下，本公开实施例及实施例中的特征可以相互任意组合。
29.除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。
30.本公开的实施方式并不一定限定于该尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的实施方式不局限于附图所示的形状或数值。
31.本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。
32.在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在公开中说明的词句，根据情况可以适当地更换。
33.在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
34.在本公开中，在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本公开中，“源电极”和“漏电极”可以互相调换。
35.在本公开中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
36.在本公开中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10
°
以上且10
°
以下的状态，因此，也包括该角度为-5
°
以上且5
°
以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80
°
以上且100
°
以下的状态，因此，也包括85
°
以上且95
°
以下的角度的状态。
37.下面将按照晶体管，以及3d存储器的顺序分别介绍本技术。
38.图1为一示例性实施例提供的存储单元阵列中的晶体管截面示意图。图2为图1所示晶体管aa方向的截面图。如图1和图2所示，本实施例提供一种晶体管，可以包括：衬底1，设置在所述衬底1上的源电极51、漏电极52和沿第一方向z延伸的栅极11，以及，环绕所述栅极11且与所述栅极11相绝缘的半导体层9，比如，可以包括环绕所述栅极11的栅绝缘层10，环绕所述栅绝缘层10的半导体层9，如图2所示所述半导体层9包括间隔设置的源接触区91和漏接触区92，所述源电极51与所述源接触区91接触，所述漏电极52与所述漏接触区92接触，所述源电极51和所述漏电极52通过所述栅绝缘层10与所述栅极11绝缘，所述源接触区
91和漏接触区92之间的沟道为水平沟道，即沟道中载流子的传输方向与所述衬底的上表面平行。也可以理解为沟道的长度方向与所述衬底平行。具体的，所述沟道具有载流子的传输方向，该方向为沟道的长度方向，与长度方向垂直的方向为沟道的宽度方向。所述第一方向z垂直于所述衬底1。
39.本实施例提供的晶体管，半导体层环绕所述栅极，但是与栅极不接触，更具体的栅极外侧壁环绕栅极绝缘层，半导体层环绕所述栅极绝缘层。所述半导体层可以为全环绕型或部分环绕型，比如，在垂直衬底的方向上，所述半导体层可能有间隙。
40.半导体层上的源接触区和漏接触区是根据源电极和漏电极确定的，设置有源电极和漏电极的位置且与半导体接触的区域为源接触区和漏接触区。源接触区和漏接触区的位置使得沟道中载流子的传输方向不在垂直方向而是在水平方向。比如，源极和漏极之间的沟道方向总体上沿着平行于衬底的方向延伸，另外，在制作3d叠层存储单元时，可以共用各叠层的晶体管的栅极作为字线，垂直方向延伸的字线节约空间。
41.需要说明的是，水平沟道为沟道中载流子传输方向在平行于衬底的平面内，但是不限制载流子的传输方向必须是一个方向。实际应用中，载流子的传输方向整体上沿着一个方向延伸，但是在局部，与半导体层的形状有关。换句话说，水平沟道不代表在水平面内必须沿着一个方向延伸，可能沿着不同的方向延伸，比如半导体层为环形时，环形半导体层上的源接触区和漏接触区为环形的一部分，此时，载流子从源接触区向漏接触区整体上沿着一个方向延伸，在局部可能不是一个方向。当然载流子传输方向在平行于衬底的平面内也是一个宏观上的概念，并不局限于绝对的平行于衬底，本技术保护源和漏电极之间的沟道为非垂直于衬底的沟道。
42.本公开一些实施例提供的晶体管，栅极为垂直方向的栅极，且沟道为水平沟道，便于实现结构简单且制作相对容易的3d堆叠的存储器。半导体层为环绕型可以是全环绕或部分环绕。
43.在一示例性实施中，在平行于所述衬底1的平面上，所述源电极51的正投影和所述漏电极52的正投影可以无交叠，这确保了沟道中载流子不会在垂直方向延伸。
44.在一示例性实施中，所述源接触区91和漏接触区92在垂直于所述衬底的平面上的正投影具有交叠，其中，所述平面位于所述源接触区91和漏接触区92之间。
45.在一示例性实施中，所述半导体层9可以为全环绕型，在栅极11的侧壁上全环绕，也就是说，横截面为闭环。示例性的，所述半导体层9为环形，在栅极11的各位置的横截面，半导体层9为环形，且环形形状与栅极11横截面外轮廓形状相适应。示例性的，所述栅极11的横截面外轮为圆形、椭圆、方形等结构。
46.在一示例性实施例中，沿垂直于所述衬底1的方向，所述源电极51靠近所述衬底1一侧的表面与所述衬底1的第一距离，和所述漏电极52靠近所述衬底1一侧的表面与所述衬底1的第二距离可以相同。即，源电极51和漏电极52与衬底1的距离相同。但本公开实施例不限于此，第一距离和第二距离可以不同。可以理解为源电极51和漏电极52位于同一金属膜层，由一个金属膜层图案化形成，所述金属膜层与所述衬底1的上表面大约平行。所述源电极51和漏电极52分别具有上下两个主表面和侧面，所述侧面与所述半导体层接触，所述侧面的形状与所述环形半导体层的侧壁的形状相适应。
47.在一示例性实施例中，沿垂直于所述衬底1的方向，所述源电极51的第一厚度，和
所述漏电极52的第二厚度可以相同。但本公开实施例不限于此，第一厚度和第二厚度可以不同。
48.在一示例性实施例中，沿垂直于所述衬底1方向，所述源电极51和漏电极52位于同一导电膜层。可以理解为源电极51和漏电极52位于同一金属膜层，由一个金属膜层图案化形成，所述金属膜层与所述衬底1的上表面大约平行。
49.在一示例性实施例中，在平行于所述衬底1的平面上，所述栅极11的正投影位于所述源电极51的正投影外，所述栅极11的正投影位于所述漏电极52的正投影外。本实施例提供的方案，可以实现结构简单且制作相对容易的多个晶体管，各晶体管的栅极11连接形成字线。
50.在一示例性实施例中，所述半导体层9的材料包括金属氧化物半导体材料。
51.在一示例性实施例中，所述金属氧化物半导体材料中的金属包括：铟、锡、锌、铝、镓中的至少之一，但并不限于该列举的材料实施例。
52.在一示例性实施例中，所述金属氧化物半导体可以包含如下：氧化铟、氧化锡、铟锌（in-zn）类氧化物、锡锌（sn-zn）类氧化物、铝锌（al-zn）类氧化物、铟镓（in-ga）类氧化物、铟镓锌（in-ga-zn）类氧化物、铟铝锌（in-al-zn）类氧化物、铟锡锌（in-sn-zn）类氧化物、锡镓锌（sn-ga-zn）类氧化物、铝镓锌（al-ga-zn）类氧化物、锡铝锌（sn-al-zn）类氧化物中的至少一种。
53.在一示例性实施例中，如图2所示，栅极11的横截面为矩形，侧表面具有四个侧面，每两个侧面相向（如第一侧和第二侧相向）。所述源电极51位于所述栅极11的第一侧，所述漏电极52位于所述栅极11的第二侧，所述源电极和所述漏电极相向设置。即，所述第一侧和所述第二侧为相对的两侧。但本公开实施例不限于此，源电极51和漏电极52可以是其他位置。
54.在一示例性实施例中，将所述晶体管置于阵列中时，所述源电极51可以沿第二方向x延伸，所述漏电极52可以沿第三方向y延伸，所述第二方向x可以平行于所述衬底1，所述第三方向y可以平行于所述衬底1。但本公开实施例不限于此，源电极51和漏电极52可以是其他形状。可以理解为源电极与引线一体式设置，漏电极与引线一体式设置，此时难以鉴定源电极和漏电极与各自的引线之间的分界，但是可以理解为与源电极一体式设置的引线在水平面内沿着行方向延伸，与漏电极一体式设置的引线在列方向延伸。
55.在一示例性实施例汇中，所述第二方向x和所述第三方向y可以交叉。
56.在一示例性实施例中，所述第二方向x和所述第三方向y可以垂直，但本公开实施例不限于此，第二方向x和第三方向y之间可以是其他角度。
57.在一示例性实施例中，在垂直于所述衬底1的方向，所述源电极51的截面可以是方形、圆形、椭圆形等，所述漏电极52的截面可以是方形、圆形、椭圆形等，本公开实施例不限于此，所述源电极51的截面和漏电极52的截面可以是其他形状，比如，圆形、六边形等等。
58.在一示例性实施例中，所述源电极51和漏电极52可以连接在与图1所示的位置不同的其他位置，比如，源电极51连接在半导体层构成的环形柱体的第一侧，漏电极52连接在半导体层构成的环形柱体的第二侧，且第一侧和第二侧相邻，等等。
59.在一示例性实施例中，所述源电极51和所述漏电极52可以同层设置。即源电极51和漏电极52可以通过同一次图案化工艺同时形成，但本公开实施例不限于此，可以通过不
同图案化工艺分别制备源电极51和漏电极52。
60.在一示例性实施例中，本技术实施例所述的源电极51和漏电极52仅指一个晶体管的除去栅极之外的第一电极和第二电极，所述第一电极和第二电极其中之一为源电极，另一为漏电极。具体在产品中识别源或漏电极需要根据电流的流向确定，比如，本技术实施例描述的源电极也可能根据电流的流向解释为漏电极。
61.如图2所示，本实施例提供的方案，源电极51和漏电极52之间的沟道的尺寸可以通过在垂直于所述衬底1的平面上，所述源电极51的正投影与所述漏电极52的正投影之间的交叠长度进行控制。图2中，所述源电极51的正投影与所述漏电极52的正投影之间的交叠长度为d，可以通过控制源电极51和漏电极52沿垂直于衬底1方向的厚度来控制沟道尺寸，相比源电极环绕栅极，漏电极环绕栅极的晶体管，需要通过改变栅极所在的通孔的尺寸（需改变工艺）或者增大源电极和漏电极之间的距离来控制沟道尺寸（会导致晶体管体积增大），本实施例可以更为方便的控制沟道的尺寸，工艺改动小，且对晶体管的尺寸影响较小。
62.图1和图2所示的晶体管结构为简化示意图。实际制备的晶体管中，还可以包括其他膜层，比如包括位于衬底1与所述源电极51、漏电极52之间的绝缘层，以及，覆盖所述源电极51和漏电极52的绝缘层等等。
63.下面通过本实施例晶体管的制备过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制备工艺。本实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光和显影，是相关技术中成熟的制备工艺。沉积可采用溅射、蒸镀、化学气相沉积、原子层沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺或光刻工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”还需构图工艺或光刻工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺或光刻工艺后的“层”中包含至少一个“图案”。
64.在一示例性实施例中，晶体管的制备过程可以包括：1）在衬底1上依次沉积第一绝缘薄膜、第一金属薄膜、第二绝缘薄膜，分别形成第一绝缘层2、第一金属层3和第二绝缘层4，如图3所示。
65.在一示例性实施例中，所述衬底1可以使用玻璃、硅、柔性材料等制备。所述柔性材料可以采用聚酰亚胺（pi），聚对苯二甲酸乙二酯（pet）或经表面处理的聚合物软膜等材料。在示例性实施例中，衬底1可以是单层结构，或者是多层的叠层结构，叠层结构的衬底可以包括：柔性材料/无机材料/柔性材料，所述无机材料比如可以是硅氮化物（sinx）、硅氧化物（siox）和氮氧化硅（sion）等中的任意一种或多种。
66.在一示例性实施例中，所述第一绝缘薄膜和第二绝缘薄膜可以是low-k介质层，即介电常数k《3.9的介质层。比如可以是硅氮化物（sinx）、硅氧化物（siox）和氮氧化硅（sion）、碳化硅（sic）中的任意一种或多种。所述第一绝缘薄膜和第二绝缘薄膜可以是相同的材料或者不同的材料。
67.在一示例性实施例中，所述第一金属薄膜可以包括但不限于以下至少之一：钨（w）、铝（al）、钼（mo）、 钌（ru）、氮化钛（tin）和钽（ta）等。
68.2）对所述第一绝缘层2、第一金属层3、第二绝缘层4通过构图工艺进行构图，形成第一开槽p1和第二开槽p2，如图4所示。所述第一开槽p1贯通所述第一绝缘层2、第一金属层3和第二绝缘层4，所述第二开槽p2贯通所述第一绝缘层2、第一金属层3和第二绝缘层4。所述第一金属层3可以包括沿第二方向x延伸的第一子部31和沿第三方向y延伸的第二子部32。
69.在一示例性实施例中，在平行于所述衬底1的平面上，所述第一绝缘层2、所述第一金属层3和所述第二绝缘层4的截面可以为h形。此时所述第一金属层3可以包括彼此相对的第二子部32和第三子部33，以及连接所述第二子部32和第三子部33的第一子部31。
70.在一示例性实施例中，所述第一开槽p1和第二开槽p2的大小和形状可以相同，但本公开实施例不限于此，第一开槽p1和所述第二开槽p2的大小和形状可以不同。
71.在一示例性实施例中，所述第三子部33可以沿第三方向y延伸。但本公开实施例不限于此，第三子部33可以是其他形状。在一示例性实施例中，可以去除第三子部33。
72.本实施例中，第一金属层3的图案仅为示例，第一金属层3可以是其他形状的图案，比如，沿第一子部31的延伸方向将当前第二子部32进行分割为两个部分，可以只保留其中一个部分作为第二子部32。
73.3）在形成有前述图案的衬底上，沉积第三绝缘薄膜，形成第三绝缘层5，所述第三绝缘层5填充所述第一开槽p1和第二开槽p2，如图5所示。
74.在一示例性实施例中，所述第三绝缘薄膜可以是low-k介质层，即介电常数k《3.9的介质层，比如可以是硅氮化物（sinx）、硅氧化物（siox）和氮氧化硅（sion）、碳化硅（sic）中的任意一种或多种。所述第三绝缘薄膜和第一绝缘薄膜、第二绝缘薄膜可以是相同的材料或者不同的材料。
75.4）在形成有前述图案的衬底上，形成贯穿所述第一绝缘层2、第一金属层3和第二绝缘层4的通孔41，在平行于所述衬底1的平面上，所述通孔41的正投影可以与所述第一子部31的正投影存在交叠，与所述第二子部32的正投影存在交叠，如图6所示。图6所示的通孔41在平行于所述衬底1的平面上的截面为四边形，但本公开实施例不限于此，通孔41可以是其他形状，比如圆形、五边形、六边形等等。
76.5）在形成有前述图案的衬底上，选择性刻蚀掉第一金属层3中的第一子部31、第二子部32，以及，第三子部33与第一子部31的连接处，此时，第一金属层3只剩下第三子部33，且第三子部33设置有朝向第一子部31（第一子部31已被刻蚀掉）的第三开槽p3，如图7b所示。如图7a所示，此时形成了由被选择性刻蚀掉的第一子部31所在的区域形成的第一通道42、第二子部32所在的区域形成的第二通道43和所述通孔41，所述第一通道42与所述通孔41贯通，所述第二通道43与所述通孔41贯通。
77.6）在步骤5形成的通道（即通孔41、第一通道42和第二通道43）的侧壁，依次沉积第一半导体薄膜和第一栅极氧化物薄膜，以分别形成有源层6和第一栅绝缘层7，如图8a、8b和8c所示，其中，图8c为图8b沿bb方向的截面图，且仅示出了有源层6和第一栅绝缘层7。此时有源层6和第一栅绝缘层7作为所述通道的通道壁，所述有源层6环绕所述第一栅绝缘层7。
78.在一示例性实施例中，所述第一栅极氧化物薄膜可以为high-k介质材料。high-k介质材料可以包括但不限于以下至少之一：氧化硅，氧化铝，氧化铪。
79.在一示例性实施例中，所述第一半导体薄膜包括但不限于以下至少之一：igzo、氧
化铟锡(indium tin oxide，ito)、氧化铟锌( indium zinc oxide，izo)。使用igzo作为半导体层时，具备低漏电，刷新时间短的优势。后续第二半导体薄膜类似，不再赘述。
80.在一示例性实施例中，可以通过原子层沉积（atomic layer deposition，ald）方法沉积所述半导体薄膜和所述栅极氧化物薄膜。
81.6）在所述通道（即通孔41、第一通道42和第二通道43）内沉积第二金属薄膜，形成第二金属层8，所述第二金属层8完全填充所述通道，如图9a、图9b和图9c所示。图9c为图9b沿bb方向的截面图，且仅示出了有源层6、第一栅绝缘层7和第二金属层8。此时，第一栅绝缘层7环绕所述第二金属层8。
82.在一示例性实施例中，所述第二金属薄膜可以包括但不限于以下至少之一：钨（w）、铝（al）、钼（mo）、 钌（ru）、氮化钛（tin）和钽（ta）。所述第二金属薄膜可以和所述第一金属薄膜相同或不同。
83.7）选择性地光刻和刻蚀所述通孔41所在的位置中的第二金属层8和第一栅绝缘层7，保留通道中其他位置的第二金属层8（与衬底1平行的第一通道42和第二通道43中的第二金属层8），如图10a、图10b和图10c所示，图10c为图10b沿bb方向的截面图，且仅示出了有源层6、第一栅绝缘层7和第二金属层8。位于第一通道42的第二金属层8作为晶体管的源电极51，位于第二通道43的第二金属层8作为晶体管的漏电极52，且源电极51和漏电极52彼此断开。
84.8）在上述刻蚀所得的通孔的侧壁依次沉积第二半导体薄膜、第二栅极氧化物薄膜和第三金属薄膜，分别形成半导体层9、第二栅绝缘层10和栅极11，且所述第二栅绝缘层10环绕所述栅极11，所述半导体层9环绕所述第二栅绝缘层10，所述栅极11完全填充所述第二栅绝缘层10环绕的区域。如图11a、图11b和图11c所示，图11c为图11b沿bb方向的截面图，且仅示出了有源层6、第一栅绝缘层7、半导体层9、第二栅绝缘层10、第二金属层8（源电极51、漏电极52）、栅极11。第二栅绝缘层10即晶体管的栅绝缘层。
85.在一示例性实施例中，所述第二栅极氧化物薄膜可以为high-k介质材料。high-k介质材料可以包括但不限于以下至少之一：氧化硅，氧化铝，氧化铪。
86.在一示例性实施例中，所述第三金属薄膜可以包括但不限于以下至少之一：钨（w）、铝（al）、钼（mo）、 钌（ru）、氮化钛（tin）和钽（ta）。所述第三金属薄膜可以和所述第一金属薄膜、第二金属薄膜相同或不同。
87.采用上述制备方法制备的晶体管，还包括环绕所述源电极51和所述漏电极52的第一栅绝缘层7，以及环绕所述第一栅绝缘层7的有源层6（源电极51和漏电极52远离所述栅极11的一侧依次覆盖有第一栅绝缘层7和有源层6，如图11d所示）。在另一示例性实施例中，可以刻蚀去除有源层6和第一栅绝缘层7，本公开实施例对此不作限定。
88.上述制备过程仅为示例，本公开实施例不限于此，可以通过其他方式进行制备。比如，可以在沉积第一金属薄膜后，通过构图工艺进行构图，形成h形的第一金属层3。后续再沉积第二绝缘薄膜形成第二绝缘层4，无需开槽形成第一开槽p1和第二开槽p2以及无需沉积第三绝缘薄膜。
89.本公开实施例还提供了一种电子设备，包括前述实施例的晶体管。所述电子设备可以为：存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源等。存储装置可以包括计算机中的内存等，此处不作限定。
90.在另一示例性实施例中，所述晶体管的制备过程可以包括：1）在衬底1上依次沉积第一绝缘薄膜、第一金属薄膜、第二绝缘薄膜，分别形成第一绝缘层2、第一金属层3和第二绝缘层4，如图12所示。
91.2）对所述第一绝缘层2、第一金属层3、第二绝缘层4通过构图工艺进行构图，形成第三开槽p3和第四开槽p4，如图13所示。所述第三开槽p3贯穿所述第一绝缘层2、第一金属层3和第二绝缘层4，所述第四开槽p4贯穿所述第一绝缘层2、第一金属层3和第二绝缘层4。所述第一金属层3可以包括沿第二方向x延伸的第一子部31和沿第三方向y延伸的第二子部32。
92.在一示例性实施例中，所述第三开槽p3和第四开槽p4的大小和形状可以相同，但本公开实施例不限于此，第三开槽p3和第四开槽p4的大小和形状可以不同。
93.本实施例中，第一金属层3的图案仅为示例，第一金属层3可以是其他形状的图案，比如，沿第一子部31的延伸方向将当前第二子部32进行分割为两个部分，可以只保留其中一个部分作为第二子部32。
94.3）在形成有前述图案的衬底上，沉积第三绝缘薄膜，形成第三绝缘层5，所述第三绝缘层5填充所述第三开槽p3和第四开槽p4，如图14所示。
95.在一示例性实施例中，所述第三绝缘薄膜可以是low-k介质层，即介电常数k《3.9的介质层，比如可以是硅氮化物（sinx）、硅氧化物（siox）和氮氧化硅（sion）、碳化硅（sic）中的任意一种或多种。所述第三绝缘薄膜和第一绝缘薄膜、第二绝缘薄膜可以是相同的材料或者不同的材料。
96.4）在形成有前述图案的衬底上，刻蚀形成贯穿所述第一绝缘层2、第一金属层3和第二绝缘层4的通孔41，在平行于所述衬底1的平面上，所述通孔41的正投影可以与所述第一子部31的正投影存在交叠，所述通孔41的正投影可以与所述第二子部32的正投影存在交叠，如图15所示。第一子部31和第二子部32被刻蚀后其中之一形成漏电极，另一形成源电极。图6所示的通孔41在平行于所述衬底1的平面上的截面为四边形，但本公开实施例不限于此，通孔41可以是其他形状，比如圆形、五边形、六边形等等。
97.5）在上述通孔41的侧壁依次沉积第二半导体薄膜、第二栅极氧化物薄膜和第三金属薄膜，分别形成半导体层9、第二栅绝缘层10和栅极11，且所述第二栅绝缘层10环绕所述栅极11，所述半导体层9环绕所述第二栅绝缘层10，所述栅极11完全填充所述第二栅绝缘层10环绕的区域。其中，半导体层9即晶体管的半导体层，第二栅绝缘层10即晶体管的栅绝缘层，栅极11即为晶体管的栅极，如图16所示。
98.在一示例性实施例中，所述第二栅极氧化物薄膜可以为high-k介质材料。high-k介质材料可以包括但不限于以下至少之一：氧化硅，氧化铝，氧化铪。
99.在一示例性实施例中，所述第三金属薄膜可以包括但不限于以下至少之一：钨（w）、铝（al）、钼（mo）、 钌（ru）、氮化钛（tin）和钽（ta）。所述第三金属薄膜可以和所述第一金属薄膜相同或不同。
100.制备上述晶体管时，交替堆叠绝缘薄膜和金属薄膜，即可制备共用半导体层9、栅绝缘层10和栅极11的多个晶体管。
101.本技术实施例提供的上述晶体管在制作3d叠层存储单元时，若不同层的存储单元中的至少一个晶体管需要堆叠设置时，可以按照上述的晶体管在垂直方向形成一列堆叠结
构。该列堆叠结构可以是1t1c存储单元中的晶体管的堆叠，也可以是2t0c或2t1c结构中其中一个晶体管的堆叠。
102.以1t1c存储单元为例，仅介绍纵向一列不同晶体管之间的堆叠方案，具体介绍如下。一种3d存储器，包括：多层沿垂直于衬底的方向堆叠的存储单元，字线，其中，所述字线沿着垂直所述衬底的方向延伸且贯穿不同层的所述存储单元；所述存储单元包括：晶体管，所述晶体管包括源电极、漏电极、沿垂直于所述衬底的方向延伸的栅极，环绕所述栅极且与所述栅极相绝缘的半导体层；其中，所述半导体层包括间隔设置的源接触区和漏接触区，所述源接触区和漏接触区之间的沟道为水平沟道。
103.在一示例性实施例中，不同层的晶体管的所述源电极间隔设置，不同层的晶体管的所述漏电极间隔设置。
104.在一示例性实施例中，不同层的晶体管的所述栅极为所述字线的一部分。
105.如图17a和图17b所示，示出两层堆叠的存储单元中的晶体管堆叠，本公开实施例提供一种3d存储器，包括：多层沿垂直于衬底1的方向堆叠的存储单元（附图中仅示出晶体管，没有示出电容），字线110（字线中包含栅极11），其中，所述存储单元包括：一个晶体管，所述晶体管包括源电极51（图17a和图17b为立体结构，不是剖面图，源电极在里面无法显示出来，因此附图中未示出源电极51，请参考晶体管的实施例中的图11a至图11d）、漏电极52、沿垂直于所述衬底1的方向延伸的栅极11、环绕所述栅极11且与所述栅极11相绝缘的半导体层9；其中，所述半导体层9包括间隔设置的源接触区和漏接触区，所述源电极51与所述源接触区接触，所述漏电极52与所述漏接触区接触；所述源接触区和漏接触区之间的沟道为水平沟道；所述字线110沿着垂直衬底1的方向延伸且贯穿不同层的所述存储单元。
106.在一示例性实施例中，不同层的晶体管的所述源电极51间隔设置，不同层的晶体管的所述漏电极52间隔设置。
107.在一示例性实施例中不同层的所述晶体管的栅极11为所述字线110的一部分。
108.在一示例性实施例中，同一晶体管的所述源电极51和所述漏电极52位于同一导电膜层，不同晶体管的所述源电极51或所述漏电极52位于不同的导电膜层。
109.在一示例性实施例中，所述导电膜层与所述衬底1平行。
110.在一示例性实施例中，所述源接触区和所述漏接触区在垂直于所述衬底1的平面上的正投影具有交叠。
111.在一示例性实施例中，在平行于所述衬底1的平面上，同一所述晶体管的所述源电极51的正投影和所述漏电极52的正投影无交叠；在平行于所述衬底1的平面上，不同晶体管的所述源电极51和所述漏电极52的正投影无交叠。
112.在一示例性实施例中，所述源电极51位于所述栅极11的第一侧，所述漏电极52位于所述栅极12的第二侧，所述源电极51和所述漏电极52相向设置。
113.在一示例性实施例中，不同层的所述存储单元的所述晶体管的半导体层9在垂直所述衬底1的方向上可以间隔设置。本实施例提供的方案，可以避免不同层的晶体管之间通过半导体层9漏电，降低功耗。
114.在一示例性实施例中，所述间隔设置的半导体层9之间露出绝缘层，所述绝缘层为
位于所述栅极11和所述半导体层9之间的栅极绝缘层10。
115.在一示例性实施例中，不同层的所述存储单元中每相邻两个半导体层9之间连接为一体式结构。
116.上述3d存储器中单个晶体管的结构可参考前述多个实施例中的晶体管的结构，此处不再赘述。
117.本实施例提供的3d存储器，晶体管的栅极为垂直方向的栅极，且沟道为水平沟道，便于实现结构简单且制作相对容易的3d堆叠存储器，3d集成度高。另外，可以共用各叠层的晶体管的栅极作为字线，垂直方向延伸的字线节约空间。且本实施例提供的3d存储器，可以通过调节源电极或漏电极的厚度改变半导体器件中的沟道尺寸，工艺简便，对器件的尺寸影响小。
118.图17a中仅示出了交替堆叠的3个绝缘层和2个金属层，但本公开实施例不限于此，可以根据需要堆叠更多，比如，数百个绝缘层和数百个金属层，本公开实施例对此不作限定。
119.本公开实施例还提供了一种电子设备，包括前述实施例的3d存储器。所述电子设备可以为：存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源等。存储装置可以包括计算机中的内存等，此处不作限定。
120.如图18所示，本公开实施例提供一种3d存储器的制备方法，所述3d存储器包括多层沿垂直于衬底的方向堆叠的多个存储单元、一条字线，所述存储单元包括：晶体管，所述晶体管包括源电极、漏电极、沿垂直于所述衬底的方向延伸的栅极、环绕所述栅极的半导体层；所述3d存储器的制备方法包括：步骤1801，提供衬底，在所述衬底上依次交替沉积多个绝缘薄膜和多个金属薄膜，进行构图形成多个堆叠结构，每个所述堆叠结构包括交替设置的绝缘层和金属层的堆叠，每个所述金属层对应一层所述存储单元中的一个晶体管，每个所述金属层包括相连的第一子部和第二子部；步骤1802，刻蚀所述堆叠结构以形成在垂直所述衬底的方向上贯穿所述堆叠结构的通孔，所述通孔的侧壁露出每个所述金属层的所述第一子部和第二子部以及所述绝缘层；刻蚀所述通孔内的各第一子部形成第一通道，刻蚀所述通道内的各所述第二子部形成第二通道，所述第一通道、所述第二通道与所述通孔贯通；步骤1803，在所述第一通道、第二通道和所述通孔构成的通道内沉积金属薄膜，刻蚀所述通孔内的所述金属薄膜以形成位于所述第一通道的源电极和位于所述第二通道的漏电极；步骤1804，在所述通孔的侧壁填充半导体薄膜以形成各所述晶体管的半导体层，所述半导体层与各所述源电极接触且与各所述漏电极接触，同一个晶体管中所述源电极和所述漏电极之间的沟道为水平沟道；步骤1805，在所述通孔内依次沉积栅极绝缘层和金属薄膜，所述金属薄膜填充所述栅极绝缘层内的通孔形成所述字线，不同层的所述晶体管的所述栅极为所述字线的一部分。
121.上述交替沉积绝缘薄膜和金属薄膜后形成多个绝缘薄膜和金属薄膜，且与衬底距离最远的薄膜为绝缘薄膜。
122.在一示例性实施例中，所述在所述第一通道、第二通道和所述通孔构成的通道内沉积金属薄膜前，还包括：在所述第一通道、第二通道和所述通孔构成的通道的侧壁依次沉积半导体薄膜、栅绝缘薄膜；刻蚀所述通孔内的所述金属薄膜包括：刻蚀所述通孔内的栅绝缘薄膜和金属薄膜。
123.上述制备过程可参考前述实施例中晶体管的制备过程，对多个金属薄膜的处理与上述晶体管制备过程中对金属薄膜的处理可以一致，此处不再赘述。
124.本实施例提供的3d存储器的制备方法，制备的3d存储器的半导体层上的源接触区漏接触区的设置使得源极和漏极之间的沟道方向总体上沿着平行于衬底的方向延伸，便于实现结构简单且制作相对容易的3d堆叠存储器。另外，可以共用各叠层的晶体管的栅极作为字线，垂直方向延伸的字线节约空间。且本实施例提供的3d存储器，可以通过调节源电极或漏电极的厚度改变沟道尺寸，工艺简便，对器件的尺寸影响小。
125.如图19所示，本公开实施例提供一种3d存储器的制备方法，所述3d存储器包括多层沿垂直于衬底的方向堆叠的存储单元、字线，所述存储单元包括：一个晶体管，所述晶体管包括源电极、漏电极、沿垂直于所述衬底的方向延伸的栅极、环绕所述栅极侧壁的半导体层；所述制备方法包括：步骤1901，提供衬底，在所述衬底上依次交替沉积多个绝缘薄膜和多个金属薄膜，进行构图形成多个堆叠结构；每个所述堆叠结构包括交替设置的绝缘层和金属层的堆叠，每个所述金属层对应一层所述存储单元中的一个晶体管，每个所述金属层包括相连的第一子部和第二子部；步骤1902，刻蚀所述堆叠结构以形成在垂直所述衬底的方向上贯穿所述堆叠结构的通孔，以及，形成由第一子部刻蚀得到的源电极，以及，形成由第二子部刻蚀得到的漏电极；步骤1903，在所述通孔的侧壁依次沉积半导体薄膜以形成半导体层，所述半导体层与各所述源电极接触且与各所述漏电极接触；同一个晶体管中所述源电极和漏电极之间的沟道的长度方向平行于所述衬底；步骤1904，在所述通孔内依次沉积栅极绝缘层和金属薄膜，所述金属薄膜填充所述栅极绝缘层内的通孔形成所述字线，不同层的所述晶体管的所述栅极为所述字线的一部分。
126.本公开实施例提供的3d存储器的制备方法，便于实现结构简单且制作相对容易的3d堆叠存储器，且本实施例提供的3d存储器，可以通过调节源电极或漏电极的厚度改变沟道尺寸，工艺简便，对晶体管的尺寸影响小。本公开实施例的制备方法利用现有成熟的制备设备即可实现，对现有工艺改进较小，可以很好地与现有制备工艺兼容，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。
127.虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。