超结器件终端结构及其制备方法与流程

1.本发明涉及半导体集成电路制造领域，特别是涉及一种超结器件终端结构及其制备方法。


背景技术：

2.自从80年代末期超结晶体管(super junction mos，sj-mos)结构被首次提出以来，超结器件结构就以其导通电阻小、导通速度快和开关损耗低等优点而引起了业界的广泛关注，其结构也不断被优化。现有的超结晶体管结构中采用由一系列p型和n型半导体薄层交替排列组成的掺杂区代替传统的垂直双扩散金属氧化物半导体(vertical double-diffused mosfet，vdmos)器件中单一轻掺杂的漂移区，以形成超结vdmos器件，其中，源漏击穿电压(bvdss)与导通电阻(rdson)是功率器件中两个重要的性能参数，对于这两个性能参数，普遍的设计要求是功率器件不仅要具有高的导通电阻(bvdss)，而且也要具有低的rdson以降低功耗。在截止态时，由于p型和n型层中的耗尽区电场产生相互补偿效应，使p型和n型层的掺杂浓度可以做的很高而不会引起器件击穿电压的下降；导通时，这种高浓度的掺杂可以使其导通电阻显著下降。因为这种特殊的结构，可有效优化源漏击穿电压和导通电阻(rdson)的折衷关系，以其导通电阻小、导通速度快和开关损耗低等优点，引起了业界的广泛关注。
3.伴随半导体工艺的发展，半导体器件向着小型化、低成本发展，超结器件通过缩小超结结构单元间距(pitch size)可使得在相同导通电阻(rdson)的情形下，器件芯片面积更小，成本更低，但器件芯片面积的减小，使得寄生电容减小，开关速度更快，然而由于超结器件使用横向电场，在高压时，中间n区完全耗尽，存储电荷很小，输出电容(coss)和反馈电容(crss)都非常小，米勒电容(cgd)随漏源电压(vds)的变化下降非常快，在开关过程中，当米勒电容(cgd)经过0v至50v的vds区域时，变化剧烈，dv/dt和di/dt产生突变，n和p区耗尽层宽度减小直到消失而逐渐恢复到原来高掺杂状态，相当于存储电荷突然增加，例如如图1所示的曲线是现有技术中超结器件关断在漏源电压(vds)为30v时的超结器件终端结构中耗尽区的边界，耗尽区范围过小；在开关过程中，当漏极电压(vds)比较小时，超结器件的电容产生急剧的变化，也即dv/dt和di/dt产生突变，例如如图2所示，当漏极电压(vds)在20v～30v区间内，三个寄生电容的非线性特性更为剧烈。以上皆会影响超结器件的系统电磁干扰(electro magnetic interference，emi)性能，严重时还可能导致器件失效。
4.鉴于以上，有必要提供一种超结器件终端结构及其制备方法，以解决现有技术中随着超结结构单元间距和导通电阻的减小，寄生电容的非线性特性剧烈，产生非常大的dv/dt和di/dt突变，形成过高的电压和电流尖峰，同时影响超结器件的系统电磁干扰的问题。


技术实现要素：

5.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种超结器件终端结构及其制备方法，用于解决现有技术中寄生电容的非线性特性剧烈，产生非常大的dv/dt和di/
dt突变，形成过高的电压和电流尖峰，同时影响超结器件的系统emi的问题。
6.为实现上述目的及其他相关目的，本发明提供一种超结器件终端结构，所述超结器件终端结构包括：
7.半导体衬底；
8.外延层，位于所述半导体衬底的表面，所述外延层包括若干个交替排列的n型柱及p型柱；
9.厚氧化层，覆盖于所述外延层表面，在每相邻两个所述p型柱之间对应位置的所述厚氧化层上设置有贯穿槽，所述贯穿槽贯穿所述厚氧化层；
10.栅氧化层，位于所述贯穿槽下方的所述外延层表面，所述栅氧化层的厚度小于所述厚氧化层；
11.多晶硅栅，位于内含所述栅氧化层的所述贯穿槽内。
12.可选地，所述多晶硅栅与超结器件的栅极相连接。
13.可选地，所有所述n型柱具有相同或不相同的宽度，所有所述p型柱具有相同或不相同的宽度。
14.可选地，所述多晶硅栅在所述p型柱宽度方向的宽度小于相邻两个所述p型柱之间的距离。
15.可选地，所述半导体衬底及所述外延层的材料包含锗或硅，所述半导体衬底及所述外延层的掺杂类型为n型或p型。
16.可选地，所述多晶硅栅的横截面形状包括矩形、梯形、三角形或圆弧形。
17.可选地，所述超结器件终端结构还包括截止环，靠近所述超结器件终端区边缘一侧。
18.本发明还提供一种超结器件终端结构的制备方法，所述超结器件终端结构的制备方法包括：
19.s1：提供半导体衬底；
20.s2：于所述半导体衬底上形成包括n型柱及p型柱交替排列的外延层；
21.s3：于所述外延层表面形成厚氧化层，并于每相邻两个所述p型柱之间对应位置上的所述厚氧化层形成贯穿槽，所述贯穿槽贯穿所述厚氧化层；
22.s4：于所述贯穿槽下方的所述外延层表面形成栅氧化层，所述栅氧化层的厚度小于所述厚氧化层；
23.s5：于内含所述栅氧化层的所述贯穿槽内形成多晶硅栅。
24.可选地，所有所述n型柱具有相同的宽度，所有所述p型柱具有相同的宽度。
25.可选地，所述多晶硅栅在所述p型柱宽度方向的宽度小于相邻两个所述p型柱之间的距离。
26.如上所述，本发明的本发明提供一种超结器件终端结构及其制备方法，具有以下有益效果：
27.本发明的超结器件终端结构在基本保持源漏击穿电压与导通电阻不变的前提下，在超结器件终端区增加多晶硅栅结构，通过调整多晶硅栅在所述超结器件终端区的面积，可以在较低的源漏偏压下引入更多缓变的栅漏电容，使得超结器件的栅漏电容曲线突变区变缓，进而改善超结器件的电磁干扰性能；本发明的超结器件终端结构的制备方法制备过
程简单，成本较低，适于大规模制造，有利于本发明的推广。
附图说明
28.图1显示为现有技术中的超结器件关断时的超结器件中耗尽区的边界示意图。
29.图2显示为现有技术中平面器件与超结器件的寄生电容对比图。
30.图3显示为本发明的超结器件终端结构的制备方法流程示意图。
31.图4至图10显示为本发明的超结器件终端结构的制备方法各步骤所呈现的结构示意图。
32.图11显示为本发明的超结器件终端区、现有的超结器件及两部分叠加的cgd仿真对比图。
33.元件标号说明
34.10
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半导体衬底
35.20
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外延层
36.21
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n型柱
37.22
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p型柱
38.23
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沟槽
39.30
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厚氧化层
40.31
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贯穿槽
41.40
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栅氧化层
42.50
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多晶硅栅
具体实施方式
43.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
44.如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。
45.为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个结构或特征与其他结构或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。本文使用的“介于
……
之间”表示包括两端点值。
46.在本技术的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
47.请参阅图1至图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其
组件布局型态也可能更为复杂。
48.实施例一
49.本实施例提供一种超结器件终端结构的制备方法，所述超结器件终端结构的制备方法包括：
50.s1：提供半导体衬底10；
51.s2：于所述半导体衬底10上形成包括n型柱21及p型柱22交替排列组成的外延层20，
52.s3：于所述外延层20表面形成厚氧化层30，并于每相邻两个所述p型柱22之间对应位置上的所述厚氧化层30形成贯穿槽31，所述贯穿槽31贯穿所述厚氧化层30；
53.s4：于所述贯穿槽31下方的所述外延层20表面形成栅氧化层40，所述栅氧化层40的厚度小于所述厚氧化层30；
54.s5：于内含所述栅氧化层40的所述贯穿槽31内形成多晶硅栅50。
55.本实施例制备的的超结器件终端结构在基本保持源漏击穿电压与导通电阻不变的前提下，在超结器件终端区增加多晶硅栅结构，通过调整多晶硅栅在所述超结器件终端区的面积，可以在较低的源漏偏压下引入更多缓变的栅漏电容，使得超结器件的栅漏电容曲线突变区变缓，进而改善超结器件的电磁干扰性能；所述超结器件终端结构的制备方法制备过程简单，成本较低，适于大规模制造，有利于本实施例的推广。
56.参阅图3至图10，以下结合附图对本实施例进行进一步的介绍。
57.如图3至图4所示，作为示例，首先进行步骤s1，提供半导体衬底10。
58.图4是所述半导体衬底10的截面示意图。作为示例，所述半导体衬底10的材料包含锗或硅，所述半导体衬底10的掺杂类型为n型或p型。这里需要说明的是，通过在如锗、硅类的半导体衬底10中掺杂诸如氮、磷、砷之类的五族元素可形成n型衬底类型(多子为电子)，而当掺入诸如硼、铝之类的三族元素时可形成p型衬底类型(多子为空穴)。在本实施例中，所述半导体衬底10为n型，所述半导体衬底10为n型硅衬底；在本发明的其他实施例中，所述半导体衬底10也可以选为p型硅衬底或其他半导体衬底。
59.如图3及图5、图6所示，作为示例，接着进行步骤s2，于所述半导体衬底10上形成包括n型柱21及p型柱22交替排列组成的外延层20。
60.图6是在所述半导体衬底10上形成包括n型柱21及p型柱22交替排列组成所述外延层20的截面示意图。作为示例，所述外延层20的材料包含锗或硅。在本实施例中，可在所述半导体衬底10上外延生长与所述半导体衬底10的掺杂类型相同的外延材料层，即n型硅层。所述n型硅层可以通过在外延生长过程中进行掺杂得到，掺杂浓度可实际超结器件的设计需求进行设置，在此不做限制，所述n型硅层的厚度范围也可以根据实际超结器件的设计需求进行设置，在此不做限制。
61.作为示例，所有所述p型柱22具有相同或不相同的宽度。在某一实施例中，所述外延层20也即n型硅层中形成若干个具有相同宽度的所述p型柱22，若干个所述p型柱22沿所述n型硅层的厚度方向延伸，若干个所述p型柱22在所述n型硅层中沿平行于所述半导体衬底10表面的方向排列为有间隔的阵列，所述间隔成了所述n型柱21，也即所述n型柱21及所述p型柱22交替排列。且在实际的超结器件中，一般包括由数百至数千个所述n型柱21与所述p型柱22等间距交替排列的阵列。由于在超结器件中，所述n型柱21及所述p型柱22的宽度
对超结器件的耐压等性能具有重要影响，一般会将所述p型柱22设计为相同的宽度，所有所述n型柱21也设计为相同的宽度，即具有统一的节距(pitch size)。也可根据实际需要对所述p型柱22及所述n型柱21的宽度进行设置，例如，所有所述p型柱22的宽度不相同，所有所述n型柱21宽度不相同，或所有所述p型柱22的宽度相同，所有所述n型柱21宽度不相同，或所有所述p型柱22的宽度不相同，所有所述n型柱21宽度相同。这里需要说明的是，所述p型柱22及所述n型柱21的宽度方向指的是如图6的横向方向，也即箭头所指方向
62.如图5至图6所示，形成所述p型柱22的方式如下所示，本实施例中的超结器件采用沟槽型结构，即所述p型柱22通过在所述外延层20也即n型硅层上形成沟槽23(如图5所示)，并在所述沟槽23中外延生长填充层得到所述p型柱22。具体地，在所述n型硅层上通过光刻工艺形成图形化的光刻胶掩膜层或通过光刻刻蚀形成介质层构成的硬掩膜层，以所述光刻胶掩膜层或硬掩膜层作为刻蚀阻挡层，对所述n型硅层进行干法刻蚀，如drie刻蚀，并形成所述沟槽23。所述沟槽23的深度可根据所述n型硅层的厚度及实际超结器件设计需求进行设置，在此不做限制。如图6所示，通过在所述沟槽23中外延生长p型填充层，即p型的硅材料，填满所述沟槽23，以形成所述p型柱22。在所述沟槽23中外延生长完所述p型填充层后，还包括使用化学机械研磨等方法去除残留在所述外延层20表面的多余填充层的步骤。
63.在本发明的其他实施例中，也可在p型所述半导体衬底10上外延生长与所述半导体衬底10的掺杂类型相同的外延材料层，即p型硅层。所述p型硅层可以通过在外延生长过程中进行掺杂得到，掺杂浓度可实际超结器件的设计需求进行设置，在此不做限制，所述p型硅层的厚度范围也可根据实际超结器件的设计需求进行设置，在此不做限制。在所述p型硅层中形成若干个n型柱21，若干个所述n型柱21沿所述p型硅层的厚度方向延伸；若干个所述n型柱21在所述p型硅层中沿平行于所述半导体衬底10表面的方向排列为有间隔的阵列，所述间隔也即成了所述p型柱22，也即所述p型柱22及所述n型柱21交替排列。且在实际的超结器件中，一般包括由数百至数千个所述p型柱22与所述n型柱21等间距交替排列的阵列。
64.形成所述n型柱21的方式如下所示，所述n型柱21通过在所述p型硅层上形成沟槽23，并在所述沟槽23中外延生长填充层得到所述所述n型柱21。具体地，在所述p型硅层上通过光刻工艺形成图形化的光刻胶掩膜层或通过光刻刻蚀形成介质层构成的硬掩膜层，以所述光刻胶掩膜层或硬掩膜层作为刻蚀阻挡层，对所述p型硅层进行干法刻蚀，如drie刻蚀，并形成所述沟槽23。所述沟槽23的深度可根据所述p型硅层的厚度及实际超结器件设计需求进行设置，在此不做限制。通过在所述沟槽23中外延生长n型填充层，即n型的硅材料，填满所述沟槽23，以形成所述n型柱21。在所述沟槽23中外延生长完所述n型填充层后，还包括使用化学机械研磨等方法去除残留在所述外延层20表面的多余填充层的步骤。
65.如图3及图7、图8所示，作为示例，接着进行步骤s3，于所述外延层20表面形成厚氧化层30，并于每相邻两个所述p型柱之间对应位置上的所述厚氧化层30形成贯穿槽31，所述贯穿槽31贯穿所述厚氧化层30。
66.本实施例中，可以通过炉管工艺在所述外延层20表面形成所述厚氧化层30，所述厚氧化层30的厚度可根据实际超结器件的设计需求进行设置，在此不做限制；在所述厚氧化层30上通过光刻工艺形成图形化的光刻胶掩膜层或通过光刻刻蚀形成介质层构成的硬掩膜层，以所述光刻胶掩膜层或硬掩膜层作为刻蚀阻挡层，对所述厚氧化层30进行干法刻蚀，如drie刻蚀，并形成所述贯穿槽31，所述贯穿槽31位于每相邻两个所述p型柱22之间对
应位置上的所述厚氧化层30，所述贯穿槽31的贯穿所述厚氧化层30。
67.如图3及图9所示，作为示例，接着进行步骤s4，于所述贯穿槽31下方的所述外延层20表面形成栅氧化层40，所述栅氧化层40的厚度小于所述厚氧化层30。
68.本实施例中，形成所述栅氧化层40的方法可以与所述厚氧化层30的方式相同，所形成的材料也相同。
69.如图3及图10所示，作为示例，最后进行步骤s5，于内含所述栅氧化层40的所述贯穿槽31内形成多晶硅栅50。
70.这里需要说明的是，所述多晶硅栅40的位置也即所述贯穿槽31的位置，位于每相邻两个所述p型柱22之间在所述厚氧化层30对应的位置上。于步骤s4获得的结构表面上通过化学气相沉积在沉积多晶硅，多晶硅沉积在所述厚氧化层30、所述栅氧化层40表面及所述贯穿槽31侧壁上，然后通过光刻和刻蚀先将除所述厚氧化层30上的多晶硅去除，使得剩余的多晶硅只留于所述栅氧化层40表面及所述贯穿槽31侧壁上，形成所述多晶硅栅50。或使用图形化的光刻胶，只于所述栅氧化层40表面及所述贯穿槽31侧壁上沉积多晶硅，形成所述多晶硅栅50。
71.作为示例，所述多晶硅栅50在所述p型柱22宽度方向的宽度小于相邻两个所述p型柱22之间的距离。
72.也就是说，在形成所述厚氧化层30上的所述贯穿槽31时，需要提前预设好每相邻两个所述p型柱22之间的位置，使得所述贯穿槽31的宽度小于相邻两个所述p型柱22之间的距离，再通过所述贯穿槽31形成所述多晶硅栅50。所述多晶硅栅50的宽度及厚度，可根据实际超结器件的设计需求进行设置，在此不做限制。这里需要说明的是，所述p型柱22宽度方向指的是如图10所述的横向方向，也即箭头所指方向。
73.作为示例，所述超结器件终端结构的制备方法还包括在所述厚氧化层30表面，靠近所述超结器件终端区边缘一侧形成截止环的步骤。实施例二
74.如图10所示，本实施例提供一种由实施例一制备的所述超结器件终端结构，所述超结器件终端结构包括：
75.半导体衬底10，
76.外延层20，位于所述半导体衬底10的表面，所述外延层20包括若干个交替排列的n型21柱及p型柱22；
77.厚氧化层30，覆盖于所述外延层20表面，在每相邻两个所述p型柱之间对应位置的所述厚氧化层30上设置有贯穿槽31，所述贯穿槽31贯穿所述厚氧化层30；
78.栅氧化层40，位于所述贯穿槽31下方的所述外延层20表面，所述栅氧化层40的厚度小于所述厚氧化层30；
79.多晶硅栅50，位于内含所述栅氧化层40的所述贯穿槽31内。作为示例，所述多晶硅栅50与超结器件的栅极相连接。这里需要说明的是，超结器件结构的中间区域为电荷流动区，终端区环绕于所述电荷流动区的外周，过渡区位于所述电荷流动区和所述终端区之间，靠近所述电荷流动区位置的所述终端结构上的所述多晶硅栅50与其栅极相连接。
80.作为示例，所有所述n型柱21具有相同或不相同的宽度，所有所述p型柱22具有相同或不相同的宽度。所述多晶硅栅50在所述p型柱22宽度方向的宽度小于相邻两个所述p型柱22之间的距离。
81.所述多晶硅栅50位于相邻两个所述p型柱22之间对应位置的所述厚氧化层30的所述贯通槽31内，又因为在实际的超结器件中，一般包括由数百至数千个所述n型柱21与所述p型柱22等间距交替排列的阵列，以保证器件结构具有统一的节距。此外，所述多晶硅栅50在所述p型柱22宽度方向的宽度小于相邻两个所述p型柱22之间的距离，也即小于一个所述n型柱21的宽度，并不能横跨两个所述p型柱22。具体实际所述多晶硅栅50的宽度可根据实际超结器件的设计需求进行设置，在此不做限制。这里需要说明的是，所述p型柱22宽度方向指的是如图10的横向方向，也即箭头所指方向。
82.作为示例，所述半导体衬底10及所述外延层20的材料包含锗或硅，所述半导体衬底及所述外延层20的掺杂类型为n型或p型。这里需要说明的是所述半导体衬底10及所述外延层20的的材料及掺杂类型需要保持一致。在本实施例中，所述半导体衬底10的材料为硅时，所述所述外延层20的材料也为硅，所述所述半导体衬底10的掺杂类型为n型时，所述外延层20的掺杂类型也为n型。在本发明的其他实施例中，所述半导体衬底10及所述外延层20的材料为硅，所述半导体衬底及所述外延层20的掺杂类型为p型；或，所述半导体衬底10及所述外延层20的材料为锗，所述半导体衬底及所述外延层20的掺杂类型为n型；或，所述半导体衬底10及所述外延层20的材料为锗，所述半导体衬底及所述外延层20的掺杂类型为p型。
83.作为示例，所述多晶硅栅50的横截面形状包括矩形、梯形、三角形或圆弧形。所述多晶硅栅50的横截面形状与所述凹槽31的形状相同，本实施例是中优选矩形，便于工艺制备。
84.作为示例，所述超结器件终端结构还包括截止环，靠近所述超结器件终端区边缘一侧。
85.此外，这里需要说明的是，本实施例仅对超结器件终端结构进行了详细描述，而超结器件的元胞区的结构对于本实施例的实施并无影响，本实施例对元胞区的结构不作限定，在元胞区还可以形成源区、栅极及其他金属电极等结构。
86.图11示意了本实施例中的超结器件终端区、现有的超结器件及两部分叠加的cgd仿真对比图，其中a曲线代表了现有的超结器件cgd随vds变化的曲线，b曲线代表了本实施例中的超结器件终端区cgd随vds变化的曲线，c曲线代表了现有的超结器件与本实施例中的超结器件终端区叠加后总cgd随vds变化的曲线。由图11可知，a曲线代表了现有的超结器件的vds在40v以下突变强烈，cgd的值与超结器件的电荷流动区面积成正比，b曲线代表了本实施例中的超结器件终端区通过在相邻两个所述p型柱之间对应位置的所述厚氧化层30上设置所述多晶硅栅50，通过调节多晶硅栅50的面积使得cgd电容曲线突变区变缓，c曲线代表了现有的超结器件与本实施例中的超结器件终端区叠加后，增加存储电荷，扩大耗尽区，调节总cgd，使得cgd电容曲线突变区也变缓，进而改善超结器件的emi性能，且还能使得bvdss与rdson基本保持不变。
87.综上所述，本发明提出一种超结器件终端结构及其制备方法，所述超结器件终端结构包括：半导体衬底；外延层，位于所述半导体衬底的表面，所述外延层包括若干个交替排列的n型柱及p型柱；厚氧化层，覆盖于所述外延层表面，在每相邻两个所述p型柱之间对应位置的所述厚氧化层上设置有贯穿槽，所述贯穿槽贯穿所述厚氧化层；栅氧化层，位于所述贯穿槽下方的所述外延层表面；多晶硅栅，位于内含所述栅氧化层的所述贯穿槽内。本发
明的所述超结器件终端结构，在基本保持bvdss与rdson不变的前提下，在超结器件终端区增加多晶硅栅结构，通过调整多晶硅栅在所述超结器件终端区的面积，可以在较低的源漏偏压下引入更多缓变的栅漏电容，使得超结器件的栅漏电容曲线突变区变缓，进而改善超结器件的emi性能；本发明的超结器件终端结构的制备方法制备过程简单，成本较低，适于大规模制造，有利于本发明的推广。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
88.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。