半导体结构的制备方法及半导体结构与流程

1.本技术涉及半导体技术领域，特别是涉及一种半导体结构的制备方法及半导体结构。


背景技术：

2.随着半导体技术的发展，半导体工艺制程和半导体结构的相关技术或产品也在不断改进。芯片封装是芯片生产的一道非常关键的工序，为了避免外界环境的杂质扩散进入半导体器件内部对器件产生影响，必须在芯片制造的过程中淀积保护层。
3.一般用单层钝化层和单层塑封层来对器件进行封装，但钝化层沉积后会有尖角产生，经过塑封层封装后，由于尖角导致的应力问题会造成塑封层膨胀产生破裂，使得半导体器件因封装层破裂造成漏电而失效。


技术实现要素：

4.基于此，有必要针对上述问题提供一种半导体结构的制备方法及半导体结构。
5.为了实现上述目的，一方面，本技术提供了一种半导体结构的制备方法，包括：提供器件层，所述器件层上形成有多个间隔排布的导电层；于所述器件层上形成钝化叠层，所述钝化叠层覆盖各所述导电层；其中，至少位于各所述导电层之间的所述钝化叠层的上表面为弧形面。
6.本技术的半导体结构的制备方法，通过在器件层上形成钝化叠层，钝化叠层可以起到对器件层进行充分隔离保护的作用，器件层上形成有多个间隔排布的导电层，钝化叠层覆盖各导电层，可以对导电层进行隔离保护，并且至少位于导电层之间的钝化叠层的上表面为弧形面，以解决钝化层具有尖角导致后续塑封出现破裂造成半导体结构失效的问题，提升器件性能。
7.在其中一个实施例中，所述方法还包括：于所述钝化叠层远离所述导电层的表面形成塑封层。
8.在其中一个实施例中，所述于所述器件层上形成钝化叠层，包括：于所述器件层的表面及所述导电层的表面形成第一钝化层；于所述第一钝化层远离所述器件层和所述导电层的表面形成第二钝化层，以及于所述第二钝化层远离所述第一钝化层的表面形成第三钝化层，至少位于相邻所述导电层之间的所述第三钝化层的上表面为弧形面；于所述第三钝化层远离所述第二钝化层的表面形成第四钝化层，以获得包括所述第一钝化层、所述第二钝化层、所述第三钝化层及所述第四钝化层的所述钝化叠层。
9.在其中一个实施例中，所述于所述第一钝化层远离所述器件层和所述导电层的表面形成第二钝化层，以及于所述第二钝化层远离所述第一钝化层的表面形成第三钝化层，包括：于所述第一钝化层远离所述器件层和所述导电层的表面形成第二钝化材料层，位
于所述导电层正上方的所述第二钝化材料层具有第一尖角；于所述第二钝化材料层远离所述第一钝化层的表面形成第三钝化材料层，位于所述导电层正上方的所述第三钝化材料层具有第二尖角，且位于相邻所述导电层之间的所述第三钝化材料层具有第三尖角；对所述第一尖角、所述第二尖角及所述第三尖角进行圆化处理，以得到具有圆滑表面的所述第二钝化层及所述第三钝化层。
10.在其中一个实施例中，采用刻蚀工艺对所述第一尖角、所述第二尖角及所述第三尖角进行圆化处理。
11.在其中一个实施例中，采用高密度等离子体工艺形成所述第二钝化材料层；所述第二钝化材料层包括氧化物层或氮化硅层。
12.本技术还提供一种半导体结构，包括：器件层，所述器件层上形成有多个间隔排布的导电层；钝化叠层，位于所述器件层的表面并覆盖各所述导电层；其中，至少位于各所述导电层之间的所述钝化叠层的上表面为弧形面。
13.本技术的半导体结构，器件层上形成有多个间隔排布的导电层，钝化叠层位于器件层的表面并覆盖各导电层，钝化叠层可以起到对器件层和导电层进行充分隔离保护的作用，并且至少位于各导电层之间的钝化叠层的上表面为弧形面，以解决钝化层具有尖角导致后续塑封出现破裂造成半导体结构失效的问题，提升器件性能。
14.在其中一个实施例中，所述半导体结构还包括：塑封层，位于所述钝化叠层远离所述器件层的表面。
15.在其中一个实施例中，所述钝化叠层包括：第一钝化层，位于所述器件层和所述导电层的表面；第二钝化层，位于所述第一钝化层远离所述器件层和所述导电层的表面；第三钝化层，位于所述第二钝化层远离所述第一钝化层的表面；至少位于相邻所述导电层之间的所述第三钝化层的上表面为弧形面；第四钝化层，位于所述第三钝化层远离所述第二钝化层的表面。
16.在其中一个实施例中，所述第四钝化层的厚度为0.5μm ~0.9μm。
附图说明
17.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
18.图1为一实施例中提供的半导体结构的制备方法的步骤流程图；图2为一实施例中提供的半导体结构的制备方法中步骤s11所得结构的截面结构示意图；图3为一实施例中提供的半导体结构的制备方法中步骤s12的步骤流程图；图4为一个实施例中提供的半导体结构的制备方法中步骤s121所得结构的截面结构示意图；
图5为一个实施例中提供的半导体结构的制备方法中步骤s1221所得结构的截面结构示意图；图6为一个实施例中提供的半导体结构的制备方法中步骤s1222所得结构的截面结构示意图；图7为一个实施例中提供的半导体结构的制备方法中步骤s1223所得结构的截面结构示意图；图8为一个实施例中提供的半导体结构的制备方法中步骤s123所得结构的截面结构示意图；图9为一个实施例中提供的半导体结构的制备方法中于钝化叠层远离导电层的表面形成塑封层的步骤所得结构的截面结构示意图。
19.附图标记说明：1、导电层；2、钝化叠层；21、第一钝化层；22、第二钝化层；221、第二钝化材料层；23、第三钝化层；231、第三钝化材料层；24、第四钝化层；3、塑封层。
具体实施方式
20.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的首选实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术的公开内容更加透彻全面。
21.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
22.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为p型且第二掺杂类型可以为n型，或第一掺杂类型可以为n型且第二掺杂类型可以为p型。
23.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并
且在此使用的空间描述语相应地被解释。
24.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
25.这里参考作为本技术的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本技术的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本技术的范围。
26.随着半导体技术的发展，半导体工艺制程和半导体结构的相关技术或产品也在不断改进。芯片封装是芯片生产的一道非常关键的工序，为了避免外界环境的杂质扩散进入半导体器件内部对器件产生影响，必须在芯片制造的过程中淀积保护层。
27.一般用单层钝化层和单层塑封层来对器件进行封装，但钝化层沉积后会有尖角产生，经过塑封层封装后，由于尖角导致的应力问题会造成塑封层膨胀产生破裂，给封装测试带来了不便和损失，使得半导体器件因封装层破裂造成漏电而失效。
28.基于此，有必要针对上述问题提供一种半导体结构的制备方法及半导体结构。
29.为了解决上述问题，一方面，本技术提供了一种半导体结构的制备方法，如图1所示，半导体结构的制备方法包括：s11：提供器件层，器件层上形成有多个间隔排布的导电层；s12：于器件层上形成钝化叠层，钝化叠层覆盖各导电层；其中，至少位于各导电层之间的钝化叠层的上表面为弧形面。
30.其中，至少位于导电层之间的钝化叠层的上表面为弧形面可以是指位于导电层之间的钝化叠层的上表面为弧形面，也可以是指位于导电层之间的钝化叠层的上表面以及位于导电层上方的钝化叠层的上表面均为弧形面；具体地，弧形面是指没有尖角的、圆滑过渡的表面。
31.上述实施例中的半导体结构的制备方法，通过在器件层上形成钝化叠层，钝化叠层可以起到对器件层进行充分隔离保护的作用，器件层上形成有多个间隔排布的导电层，钝化叠层覆盖各导电层，可以对导电层进行隔离保护，并且至少位于各导电层之间的钝化叠层的上表面为弧形面，以解决钝化层具有尖角导致后续塑封出现破裂造成半导体结构失效的问题，提升器件性能。
32.在步骤s11中，请参阅图2，提供器件层，器件层上形成有多个间隔排布的导电层1。
33.其中，导电层1的材料可以是但不仅限于铝铜复合金属材料；导电层1的厚度可以是2μm~4μm，具体地，导电层1的厚度可以是2μm、2.8μm、3μm、3.5μm或4μm，也可以是其他位于2μm~4μm之间的厚度，不受所例举的具体实施例限制。
34.在步骤s12中，请参阅图3至图8，于器件层上形成钝化叠层2，钝化叠层2覆盖各导
电层1；其中，至少位于各导电层1之间的钝化叠层2的上表面为弧形面。
35.在一个实施例中，如图3所示，于器件层上形成钝化叠层2，包括：s121：于器件层的表面及导电层1的表面形成第一钝化层21；s122：于第一钝化层21远离器件层和导电层1的表面形成第二钝化层22，以及于第二钝化层22远离第一钝化层21的表面形成第三钝化层23，至少位于相邻导电层1之间的第三钝化层23的上表面为弧形面；s123：于第三钝化层23远离第二钝化层22的表面形成第四钝化层24，以获得包括第一钝化层21、第二钝化层22、第三钝化层23及第四钝化层24的钝化叠层。
36.其中，第一钝化层21可以是但不仅限于硅酸乙酯层；第一钝化层21的厚度可以是0.9μm~1.3μm，具体地，第一钝化层21的厚度可以是0.9μm、1μm、1.1μm、1.2μm或1.3μm，也可以是其他位于0.9μm~1.3μm之间的厚度，不受所例举的具体实施例限制。第二钝化层22可以包括但不仅限于氧化物层或氮化硅层中的任意一种。第三钝化层23可以是但不仅限于等离子体增强正硅酸乙脂层。第四钝化层24可以是但不仅限于氮化硅层；第四钝化层24的厚度可以是0.5μm~0.9μm，具体地，第四钝化层24的厚度可以是0.5μm、0.6μm、0.7μm、0.8μm或0.9μm，也可以是其他位于0.5μm~0.9μm之间的厚度，不受所例举的具体实施例限制。
37.在步骤s121中，请参阅图4，于器件层的表面及导电层1的表面形成第一钝化层21。
38.其中，可以采用化学气相沉积或原子层沉积的方式于器件层的表面及导电层1的表面形成第一钝化层21。
39.在步骤s122中，请参阅图5至图7，于第一钝化层21远离器件层和导电层1的表面形成第二钝化层22，以及于第二钝化层22远离第一钝化层21的表面形成第三钝化层23，至少位于相邻导电层1之间的第三钝化层23的上表面为弧形面。
40.其中，至少位于相邻导电层1之间的第三钝化层23的上表面为弧形面，可以是指位于相邻导电层1之间的第三钝化层23的上表面为弧形面，也可以是指位于相邻导电层1之间的第三钝化层23的上表面以及位于导电层1上方的第三钝化层23的上表面均为弧形面；具体地，弧形面是指没有尖角的、圆滑过渡的表面。
41.在一个实施例中，于第一钝化层21远离器件层和导电层1的表面形成第二钝化层22，以及于第二钝化层22远离第一钝化层21的表面形成第三钝化层23，可以包括如下步骤：s1221：于第一钝化层21远离器件层和导电层1的表面形成第二钝化材料层221，位于导电层1正上方的第二钝化材料层221具有第一尖角，所得结构如图5所示；其中，可以采用hdp（high density plasma，高密度等离子体）沉积工艺于第一钝化层21远离器件层和导电层1的表面形成第二钝化材料层221；第二钝化材料层221可以包括但不仅限于氧化物层或氮化硅层中的任意一种；第二钝化材料层221的厚度可以是0.6μm~1.8μm，具体地，第二钝化材料层221的厚度可以是0.6μm、0.8μm、1μm、1.2μm、1.4μm、1.6μm或1.8μm，也可以是其他位于0.6μm~1.8μm之间的厚度，不受所例举的具体实施例限制；进一步地，若导电层1的厚度较高，使得位于导电层1之间的第一钝化层21的表面远低于位于导电层1的上方的第一钝化层21的表面，第二钝化材料层221可以选用氮化硅层，通过通入硅烷和氮气于第一钝化层21的表面形成氮化硅层作为第二钝化材料层221，第二钝化材料层221形成过程中采用的深宽选择比较高，适用于位于导电层1之间的第一钝化层21的表面远低于位于导电层1的上方的第一钝化层21的表面的情况。
42.s1222：于第二钝化材料层221远离第一钝化层21的表面形成第三钝化材料层231，位于导电层1正上方的第三钝化材料层231具有第二尖角，且位于相邻导电层1之间的第三钝化材料层231具有第三尖角，所得结构如图6所示；其中，可以采用高密度等离子体沉积工艺于第二钝化材料层221远离第一钝化层21的表面形成第三钝化材料层231，第三钝化材料层231可以是但不仅限于peteos（plasma enhanced tetraethyl orthosilicate，等离子体增强正硅酸乙脂层）；第三钝化材料层231的厚度可以是0.5μm~0.9μm，具体地，第三钝化材料层231的厚度可以是0.5μm、0.6μm、0.7μm、0.8μm或0.9μm，也可以是其他位于0.5μm~0.9μm之间的厚度，不受所例举的具体实施例限制。
43.s1223：对第一尖角、第二尖角及第三尖角进行圆化处理，以得到具有圆滑表面的第二钝化层22及第三钝化层23，所得结构如图7所示。
44.其中，于第一钝化层21远离器件层和导电层1的表面形成第二钝化材料层221时，可以分两次沉积，先于第一钝化层21的表面形成第一层的第二钝化材料层221，再于第一层的第二钝化材料层221的表面形成第二层的第二钝化材料层221，以获得更为致密的第二钝化材料层221，即可以获得膜质更均匀的第二钝化层22；第一层的第二钝化材料层221和第二层的第二钝化材料层221的厚度相接近。
45.在一个实施例中，可以采用刻蚀工艺对第一尖角、第二尖角及第三尖角进行圆化处理。
46.具体地，对第一尖角、第二尖角及第三尖角进行圆化处理，以去除第二钝化材料层221和第三钝化材料层231上的尖角，获得较为圆滑的表面，即第二钝化层22和第三钝化层23的表面也是弧形面，使得在第三钝化层23的表面形成的第四钝化层24的表面也是弧形面，即钝化叠层2的表面圆滑、不具有尖角，可以解决尖角带来的应力问题。
47.在步骤s123中，请参阅图8，于第三钝化层23远离第二钝化层22的表面形成第四钝化层24，以获得包括第一钝化层21、第二钝化层22、第三钝化层23及第四钝化层24的钝化叠层2。
48.其中，可以采用化学气相沉积或原子层沉积的方式于第三钝化层23远离第二钝化层22的表面形成第四钝化层24；至少位于相邻导电层1之间的第四钝化层24的上表面为弧形面。
49.具体地，至少位于相邻导电层1之间的第四钝化层24的上表面为弧形面，可以是指位于相邻导电层1之间的第四钝化层24的上表面为弧形面，也可以是指位于相邻导电层1之间的第四钝化层24的上表面以及位于导电层1上方的第四钝化层24的上表面均为弧形面，即第四钝化层24的表面为圆滑表面。
50.需要说明的是，钝化叠层2还可以包括第五钝化层、第六钝化层以及第七钝化层等，即钝化叠层2中的钝化层的层数不限于上述提及的四层钝化层，为满足设计需求，钝化叠层2中的钝化层的层数可以大于四层。
51.在一个实施例中，可参阅图8，位于导电层1上方的第四钝化层24与第二钝化层22相接触。
52.在一个实施例中，如图9所示，于器件层上形成钝化叠层2之后，还包括：于钝化叠层2远离导电层1的表面形成塑封层3的步骤。
53.其中，在钝化叠层2远离导电层1的表面形成塑封层3，因为钝化叠层2的表面为圆
滑表面，所以不存在因为尖角导致的应力问题造成塑封层3膨胀产生破裂，使得半导体结构因尖角导致塑封层3破裂而失效的情况得到改善。
54.具体地，形成塑封层3以提高器件的密封性；塑封层3可以是但不仅限于环氧树脂层，环氧树脂具有收缩率低、耐热性好、封闭性强、绝缘性好等优势，以更好地保护器件。
55.应该理解的是，虽然各实施例的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，各实施例的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
56.本技术还提供一种半导体结构，如图8所示，半导体结构包括：器件层和钝化叠层2；器件层上形成有多个间隔排布的导电层1；钝化叠层2位于器件层的表面并覆盖各导电层1；其中，至少位于各导电层1之间的钝化叠层2的上表面为弧形面。
57.其中，至少位于各导电层1之间的钝化叠层2的上表面为弧形面可以是指位于各导电层1之间的钝化叠层2的上表面为弧形面，也可以是指位于各导电层1之间的钝化叠层2的上表面以及位于导电层1上方的钝化叠层2的上表面均为弧形面；具体地，弧形面是指没有尖角的、圆滑过渡的表面。
58.上述实施例中的半导体结构，器件层上形成有多个间隔排布的导电层1，钝化叠层2位于器件层的表面并覆盖各导电层1，钝化叠层2可以起到对器件层和导电层1进行充分隔离保护的作用，并且至少位于各导电层1之间的钝化叠层2的上表面为弧形面，以解决钝化层具有尖角导致后续塑封出现破裂造成半导体结构失效的问题，提升器件性能。
59.在一些实施例中，导电层1的材料可以是但不仅限于铝铜复合金属材料；导电层1的厚度可以是2μm~4μm，具体地，导电层1的厚度可以是2μm、2.8μm、3μm、3.5μm或4μm，也可以是其他位于2μm~4μm之间的厚度，不受所例举的具体实施例限制。
60.在一个实施例中，如图9所示，半导体结构还包括：塑封层3；塑封层3位于钝化叠层2远离器件层的表面。
61.其中，塑封层3位于钝化叠层2远离器件层的表面，因为钝化叠层2的表面为圆滑表面，所以不存在因为尖角导致的应力问题造成塑封层3膨胀产生破裂，使得半导体结构因尖角导致塑封层3破裂而失效的情况得到改善。
62.具体地，塑封层3可以是但不仅限于环氧树脂层，环氧树脂具有收缩率低、耐热性好、封闭性强、绝缘性好等优势，以提高器件的密封性，更好地保护器件。
63.在一个实施例中，仍参阅图8，钝化叠层2包括：第一钝化层21、第二钝化层22、第三钝化层23以及第四钝化层24；第一钝化层21位于器件层和导电层1的表面；第二钝化层22位于第一钝化层21远离器件层和导电层1的表面；第三钝化层23位于第二钝化层22远离第一钝化层21的表面；至少位于相邻导电层1之间的第三钝化层23的上表面为弧形面；第四钝化层24位于第三钝化层23远离第二钝化层22的表面。
64.其中，至少位于相邻导电层1之间的第三钝化层23的上表面为弧形面，可以是指位于相邻导电层1之间的第三钝化层23的上表面为弧形面，也可以是指位于相邻导电层1之间
的第三钝化层23的上表面以及位于导电层1上方的第三钝化层23的上表面均为弧形面；具体地，弧形面是指没有尖角的、圆滑过渡的表面。
65.在一些实施例中，第一钝化层21可以是但不仅限于硅酸乙酯层；第一钝化层21的厚度可以是0.9μm~1.3μm，具体地，第一钝化层21的厚度可以是0.9μm、1μm、1.1μm、1.2μm或1.3μm，也可以是其他位于0.9μm~1.3μm之间的厚度，不受所例举的具体实施例限制。第二钝化层22可以包括但不仅限于氧化物层或氮化硅层中的任意一种。第三钝化层23可以是但不仅限于等离子体增强正硅酸乙脂层。第四钝化层24可以是但不仅限于氮化硅层；第四钝化层24的厚度可以是0.5μm~0.9μm，具体地，第四钝化层24的厚度可以是0.5μm、0.6μm、0.7μm、0.8μm或0.9μm，也可以是其他位于0.5μm~0.9μm之间的厚度，不受所例举的具体实施例限制。
66.在一个实施例中，可参阅图8，位于导电层1上方的第四钝化层24与第二钝化层22相接触。
67.在一个实施例中，至少位于相邻导电层1之间的第四钝化层24的上表面为弧形面。
68.具体地，至少位于相邻导电层1之间的第四钝化层24的上表面为弧形面，可以是指位于相邻导电层1之间的第四钝化层24的上表面为弧形面，也可以是指位于相邻导电层1之间的第四钝化层24的上表面以及位于导电层1上方的第四钝化层24的上表面均为弧形面，即第四钝化层24的表面为圆滑表面，不具有尖角，可以解决尖角带来的应力问题。
69.需要说明的是，钝化叠层2还可以包括第五钝化层、第六钝化层以及第七钝化层等，即钝化叠层2中的钝化层的层数不限于上述提及的四层钝化层，为满足设计需求，钝化叠层2中的钝化层的层数可以大于四层。
70.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
71.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。