一种图像传感器及其形成方法与流程

1.本公开涉及半导体技术领域，尤其涉及一种图像传感器及其形成方法。


背景技术：

2.图像传感器是一种将光学图像转换为电子信号的半导体装置，被广泛应用于消费电子、医疗电子、航空电子等领域。相较于电荷耦合器件(charge-coupled device，ccd)图像传感器，互补型金属氧化物半导体(complementary metal oxide semiconductor，cmos)图像传感器具有更高的集成度和成品率。
3.为了进一步提高cmos图像传感器的集成度，已经提出了像素芯片堆叠在逻辑芯片上的堆栈式cmos图像传感器。


技术实现要素：

4.有鉴于此，本公开实施例为解决现有技术中存在的至少一个问题而提供一种图像传感器及其形成方法。
5.为达到上述目的，本公开实施例的技术方案是这样实现的：
6.第一方面，本公开实施例提供一种图像传感器，所述图像传感器包括：
7.堆叠设置的逻辑电路、逻辑芯片顶层金属层、像素芯片顶层金属层和像素阵列；
8.金属屏蔽层，位于所述逻辑芯片顶层金属层和所述像素芯片顶层金属层之间；所述像素阵列的正投影落入所述金属屏蔽层的正投影的范围内；所述金属屏蔽层用于屏蔽所述逻辑电路产生的干扰信号。
9.在一种可选的实施方式中，所述图像传感器还包括：
10.键合层，位于所述逻辑芯片顶层金属层和所述像素芯片顶层金属层之间；所述键合层包括靠近所述逻辑芯片顶层金属层的第一键合焊盘和靠近所述像素芯片顶层金属层的第二键合焊盘；所述第一键合焊盘和所述第二键合焊盘相互键合，且所述第一键合焊盘和所述第二键合焊盘的正投影不与所述像素阵列的正投影重叠。
11.在一种可选的实施方式中，所述金属屏蔽层位于所述逻辑芯片顶层金属层和所述键合层之间；所述图像传感器还包括：
12.金属屏蔽通孔，位于所述金属屏蔽层和所述逻辑芯片顶层金属层之间；所述金属屏蔽通孔的两端分别与所述金属屏蔽层和所述逻辑芯片顶层金属层电连接。
13.在一种可选的实施方式中，所述金属屏蔽层位于所述像素芯片顶层金属层和所述键合层之间；所述图像传感器还包括：
14.金属屏蔽通孔，位于所述金属屏蔽层和所述像素芯片顶层金属层之间；所述金属屏蔽通孔的两端分别与所述金属屏蔽层和所述像素芯片顶层金属层电连接。
15.在一种可选的实施方式中，所述图像传感器还包括：
16.第一导电插塞；所述第一导电插塞位于所述第一键合焊盘和所述逻辑芯片顶层金属层之间，与所述第一键合焊盘和所述逻辑芯片顶层金属层电连接；或者，所述第一导电插
塞位于所述第一键合焊盘和所述金属屏蔽层之间，与所述第一键合焊盘和所述金属屏蔽层电连接。
17.在一种可选的实施方式中，所述图像传感器还包括：
18.第二导电插塞；所述第二导电插塞位于所述第二键合焊盘和所述像素芯片顶层金属层之间，与所述第二键合焊盘和所述像素芯片顶层金属层电连接；或者，所述第二导电插塞位于所述第二键合焊盘和所述金属屏蔽层之间，与所述第二键合焊盘和所述金属屏蔽层电连接。
19.在一种可选的实施方式中，所述图像传感器还包括：
20.与所述金属屏蔽层直接接触的键合层；所述键合层位于所述金属屏蔽层和所述逻辑芯片顶层金属层之间；或者，所述键合层位于所述金属屏蔽层和所述像素芯片顶层金属层之间。
21.在一种可选的实施方式中，所述金属屏蔽层包括第一金属屏蔽层和第二金属屏蔽层；所述第一金属屏蔽层位于所述第一键合焊盘和所述逻辑芯片顶层金属层之间；所述第二金属屏蔽层位于所述第二键合焊盘和所述像素芯片顶层金属层之间。
22.在一种可选的实施方式中，所述逻辑芯片顶层金属层或所述像素芯片顶层金属层连接至接地电压、电源电压或其他电信号。
23.在一种可选的实施方式中，所述金属屏蔽层包括不透光的金属材料。
24.第二方面，本公开实施例提供一种图像传感器的形成方法，所述形成方法包括：
25.提供第一结构，所述第一结构包括逻辑电路和逻辑芯片顶层金属层；
26.提供第二结构，所述第二结构包括像素阵列和像素芯片顶层金属层；
27.在所述逻辑芯片顶层金属层上和/或所述像素芯片顶层金属层上形成金属屏蔽层；
28.将所述第一结构和所述第二结构进行键合；所述金属屏蔽层位于所述逻辑芯片顶层金属层和所述像素芯片顶层金属层之间；所述像素阵列的正投影落入所述金属屏蔽层的正投影的范围内；所述金属屏蔽层用于屏蔽所述逻辑电路产生的干扰信号。
29.在一种可选的实施方式中，在所述将所述第一结构和所述第二结构进行键合之前，所述形成方法还包括：
30.在所述逻辑芯片顶层金属层上形成第一键合焊盘；
31.在所述像素芯片顶层金属层上形成第二键合焊盘；
32.所述将所述第一结构和所述第二结构进行键合，包括：
33.将所述第一键合焊盘和所述第二键合焊盘进行键合，以形成键合层；所述第一键合焊盘和所述第二键合焊盘的正投影不与所述像素阵列的正投影重叠。
34.在一种可选的实施方式中，在所述将所述第一结构和所述第二结构进行键合之前，所述形成方法还包括：
35.在所述逻辑芯片顶层金属层上形成金属屏蔽通孔；
36.在所述金属屏蔽通孔上形成所述金属屏蔽层；所述金属屏蔽通孔的两端分别与所述金属屏蔽层和所述逻辑芯片顶层金属层电连接。
37.在一种可选的实施方式中，在所述将所述第一结构和所述第二结构进行键合之前，所述形成方法还包括：
38.在所述像素芯片顶层金属层上形成金属屏蔽通孔；
39.在所述金属屏蔽通孔上形成所述金属屏蔽层；所述金属屏蔽通孔的两端分别与所述金属屏蔽层和所述像素芯片顶层金属层电连接。
40.在一种可选的实施方式中，在所述将所述第一结构和所述第二结构进行键合之前，所述形成方法还包括：
41.在所述逻辑芯片顶层金属层上形成第一导电插塞，在所述第一导电插塞上形成所述第一键合焊盘，所述第一导电插塞与所述第一键合焊盘和所述逻辑芯片顶层金属层电连接；或者，在所述金属屏蔽层上形成第一导电插塞，在所述第一导电插塞上形成所述第一键合焊盘，所述第一导电插塞与所述第一键合焊盘和所述金属屏蔽层电连接。
42.在一种可选的实施方式中，在所述将所述第一结构和所述第二结构进行键合之前，所述形成方法还包括：
43.在所述像素芯片顶层金属层上形成第二导电插塞，在所述第二导电插塞上形成所述第二键合焊盘，所述第二导电插塞与所述第二键合焊盘和所述像素芯片顶层金属层电连接；或者，在所述金属屏蔽层上形成第二导电插塞，在所述第二导电插塞上形成所述第二键合焊盘，所述第二导电插塞与所述第二键合焊盘和所述金属屏蔽层电连接。
44.在一种可选的实施方式中，在所述将所述第一结构和所述第二结构进行键合之前，所述形成方还包括：
45.在所述金属屏蔽层上形成第一键合焊盘，所述第一键合焊盘与所述金属屏蔽层直接接触；或者，在所述金属屏蔽层上形成第二键合焊盘，所述第二键合焊盘与所述金属屏蔽层直接接触。
46.在一种可选的实施方式中，所述在所述逻辑芯片顶层金属层上和/或所述像素芯片顶层金属层上形成金属屏蔽层，包括：
47.在所述逻辑芯片顶层金属层上形成第一金属屏蔽层；
48.在所述像素芯片顶层金属层上形成第二金属屏蔽层。
49.在一种可选的实施方式中，所述金属屏蔽层包括不透光的金属材料。
50.在本公开所提供的技术方案中，提供了一种图像传感器及其形成方法，所述图像传感器包括：堆叠设置的逻辑电路、逻辑芯片顶层金属层、像素芯片顶层金属层和像素阵列；金属屏蔽层，位于所述逻辑芯片顶层金属层和所述像素芯片顶层金属层之间；所述像素阵列的正投影落入所述金属屏蔽层的正投影的范围内；所述金属屏蔽层用于屏蔽逻辑电路产生的干扰信号。本公开在逻辑芯片顶层金属层和像素芯片顶层金属层之间设置金属屏蔽层，以屏蔽逻辑芯片产生的干扰信号，起到遮光和电磁屏蔽的作用，从而避免逻辑芯片对像素芯片的成像产生负面影响，有效提高堆栈式cmos图像传感器的性能。
附图说明
51.图1为本公开实施例提供的图像传感器的平面布局图；
52.图2至图8为本公开实施例提供的图像传感器的截面图；
53.图9为本公开实施例提供的图像传感器的形成方法的流程示意图。
具体实施方式
54.下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
55.在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
56.在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
57.应当明白，空间关系术语例如“在
……
下”、“在
……
下面”、“下面的”、“在
……
之下”、“在
……
之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在
……
下面”和“在
……
下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述术语相应地被解释。
58.在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
59.在相关技术中，已经提出了堆栈式cmos图像传感器，即通过将像素芯片堆叠在逻辑芯片上，以进一步提高cmos图像传感器的集成度。相较于背照式(backside-illuminated，bsi)图像传感器，堆栈式cmos图像传感器的优点在于：将逻辑电路与像素阵列分别形成在不同的晶圆上，可以单独对像素阵列的形成工艺进行优化，且可以提高像素阵列的集成度。
60.然而，在堆栈式cmos图像传感器的实际工作过程中，逻辑芯片会产生干扰信号，例如，逻辑芯片中的布线层在电流传输过程中会产生二次电子，二次电子隧穿至像素芯片中的像素阵列，会对像素芯片的成像产生干扰。此外，逻辑芯片中的电路在高频电压/电流的状态下会产生电磁辐射，对像素芯片产生电磁干扰，影响图像传感器的性能。
61.为了减少逻辑芯片对像素芯片产生的干扰信号，已经提出的方法为使逻辑芯片中的顶层金属和次顶层金属交替排布。然而，这种方法无法完全屏蔽逻辑芯片产生的干扰信号，且存在工艺难度较高的缺陷。
62.为了解决上述问题，本公开提出了以下实施方式。
63.本公开实施例提供了一种图像传感器。图1为本公开实施例提供的图像传感器的平面布局图，图2至图8为图1沿aa’线的截面图。
64.如图1所示，图像传感器包括像素区域101和焊盘区域102，像素区域101包括多个像素阵列(图中未示出)，焊盘区域102设置于像素区域101四周，包括多个键合焊盘(图中未示出)。在另一示例中，焊盘区域设置在像素区域的左右两侧。在另一示例中，焊盘区域设置在像素区域的上下两侧。在另一示例中，焊盘区域设置在像素区域相邻的两侧。
65.在一些实施例中，结合图1和图2所示，图像传感器包括：堆叠设置的逻辑电路201、逻辑芯片顶层金属层203、像素芯片顶层金属层303和像素阵列301；金属屏蔽层401，位于逻辑芯片顶层金属层203和像素芯片顶层金属层303之间；像素阵列301的正投影落入金属屏蔽层401的正投影的范围内；金属屏蔽层401用于屏蔽逻辑电路产生的干扰信号。
66.需要说明的是，在本公开实施例中，正投影是指该结构沿z方向投射在xoy平面上的投影。
67.在本公开实施例中，像素阵列301在x方向上的尺寸范围和在y方向上的尺寸范围均为0.28μm至2.28μm，设置在像素区域101的金属屏蔽层401在x方向上的最小尺寸大于像素阵列301在x方向上的最大尺寸，金属屏蔽层401在y方向上的最小尺寸大于像素阵列301在y方向上的最大尺寸。在一具体示例中，像素阵列301在x方向上的尺寸和在y方向上的尺寸均为1.28μm，设置在像素区域101的金属屏蔽层401在x方向上的最小尺寸和在y方向上的最小尺寸均大于1.28μm。
68.需要说明的是，逻辑芯片顶层金属层203属于逻辑芯片布线层202中的最上层金属层，像素芯片顶层金属层303属于像素芯片布线层302中的最上层金属层，逻辑芯片布线层202和像素芯片布线层302中还包括未在图中示出的其他布线结构，本公开对此不作限制。图中仅示出了逻辑电路201的分布范围，本公开对逻辑电路的具体结构不作限制。图中仅示出了两个像素阵列301的分布范围，本公开对像素阵列的个数和具体结构不作限制。
69.在一些实施例中，金属屏蔽层401包括不透光的金属材料。
70.在一些实施例中，金属屏蔽层401的材料包括铜、铝、钨及其合金中的至少一种。
71.在本公开实施例中，金属屏蔽层401设置于逻辑芯片顶层金属层203和像素芯片顶层金属层303之间，像素阵列301的正投影落入金属屏蔽层401的正投影的范围内，金属屏蔽层401包括不透光的金属材料。由此，金属屏蔽层401可以作为遮光结构，屏蔽逻辑芯片布线层202产生的二次电子，避免像素芯片的成像受到逻辑芯片布线层202产生的二次电子的干扰，有效提高图像传感器的性能。
72.如图2所示，图像传感器还包括：键合层，位于逻辑芯片顶层金属层203和像素芯片顶层金属层303之间；键合层包括靠近逻辑芯片顶层金属层203的第一键合焊盘204和靠近像素芯片顶层金属层303的第二键合焊盘304；第一键合焊盘204和第二键合焊盘304相互键合。
73.在本公开实施例中，第一键合焊盘204和第二键合焊盘304的材料可以是铜、镍、钴、金、锡、铝等材料和/或基于此类金属材料的任何合金材料。第一键合焊盘204之间和第二键合焊盘304之间为介质材料，逻辑芯片顶层金属层203和像素芯片顶层金属层303之间的键合层为混合键合(hybrid bonding)层。
74.需要说明的是，图2所示的第一键合焊盘204和第二键合焊盘304的数量仅为示例，本公开对键合焊盘的数量不作限制。
75.在本公开实施例中，返回参照图1，第一键合焊盘204和第二键合焊盘304设置于焊
盘区域102，第一键合焊盘204和第二键合焊盘304的正投影不与像素阵列301的正投影重叠。
76.如图2所示，金属屏蔽层401位于逻辑芯片顶层金属层203和键合层之间，图像传感器还包括：金属屏蔽通孔402，位于金属屏蔽层401和逻辑芯片顶层金属层203之间，金属屏蔽通孔402的两端分别与金属屏蔽层401和逻辑芯片顶层金属层203电连接。
77.在一些实施例中，与金属屏蔽通孔402电连接的逻辑芯片顶层金属层203连接至接地电压。在实际应用中，当金属屏蔽层401通过金属屏蔽通孔402和逻辑芯片顶层金属层203连接至接地电压时，可以屏蔽逻辑芯片在高频电压/电流的工作状态下产生的电磁辐射，避免像素阵列301受到电磁干扰。此外，金属屏蔽通孔402通过逻辑芯片顶层金属层203连接至接地电压，可以及时将金属屏蔽层401中累积的电荷导出，防止产生静电放电。
78.如图2所示，图像传感器还包括：第一导电插塞205，位于第一键合焊盘204和逻辑芯片顶层金属层203之间，用于实现第一键合焊盘204和逻辑芯片顶层金属层203之间的电连接。第一导电插塞205穿过金属屏蔽层401中的间隙，其线宽小于金属屏蔽层401中的间隙的宽度，其在z方向上的厚度大于金属屏蔽层401和金属屏蔽通孔402在z方向上的厚度之和。这里，第一导电插塞205与金属屏蔽层401之间和第一导电插塞205与金属屏蔽通孔402之间为介质材料，第一导电插塞205只与第一键合焊盘204和逻辑芯片顶层金属层203电连接。
79.需要说明的是，在本公开实施例中，线宽是指该结构在y方向上的宽度。
80.在本公开实施例中，金属屏蔽层401在z方向上的厚度范围为0.1μm至2μm；金属屏蔽通孔402在z方向上的厚度范围为0.1μm至2μm，线宽范围为1μm至30μm；第一导电插塞205、第二导电插塞305在z方向上的厚度范围为0.4μm至8μm，线宽范围为0.3μm至12μm。
81.在一具体示例中，金属屏蔽层401在z方向上的厚度为0.4μm，金属屏蔽通孔402在z方向上的厚度为0.22μm，第一导电插塞205在z方向上的厚度为0.8μm。在另一具体示例中，金属屏蔽层401在z方向上的厚度为1μm，金属屏蔽通孔在z方向上的厚度为1.8μm，第一导电插塞205在z方向上的厚度为3.5μm。
82.在一具体示例中，设置在焊盘区域102的金属屏蔽层401中的间隙为1μm，第一导电插塞205的线宽为0.6μm。在另一具体示例中，设置在焊盘区域102的金属屏蔽层401中的间隙为1.6μm，第一导电插塞205的线宽为1.2μm。
83.在一具体示例中，金属屏蔽层401在z方向上的厚度为0.4μm，线宽为2.24μm；金属屏蔽通孔402在z方向上的厚度0.22μm，线宽为3μm；第一导电插塞205、第二导电插塞305在z方向上的厚度为0.8μm，线宽为0.6μm或1.2μm；第一键合焊盘204、第二键合焊盘304在z方向上的厚度为0.4μm，线宽为0.8μm或1.5μm。
84.在一些实施例中，参照图3，第一导电插塞205位于第一键合焊盘204和金属屏蔽层401之间，用于实现第一键合焊盘204和金属屏蔽层401之间的电连接。在该图像传感器中，金属屏蔽层401不仅能起到屏蔽逻辑芯片产生的干扰信号的作用，与第一导电插塞205电连接的部分还能作为逻辑芯片中的重布线层，起到电信号传输的作用。
85.在本公开实施例中，像素阵列301在x方向上的尺寸范围和在y方向上的尺寸范围均为0.28μm至2.28μm，设置在像素区域101的金属屏蔽层401在x方向上的最小尺寸大于像素阵列301在x方向上的最大尺寸，金属屏蔽层401在y方向上的最小尺寸大于像素阵列301
在y方向上的的最大尺寸。在一具体示例中，像素阵列301在x方向上的尺寸和在y方向上的尺寸均为1.28μm，设置在像素区域101的金属屏蔽层401在x方向上的最小尺寸和在y方向上的最小尺寸均大于1.28μm。
86.在本公开实施例中，金属屏蔽层401在z方向上的厚度范围为0.1μm至2μm；金属屏蔽通孔402在z方向上的厚度范围为0.1μm至2μm，线宽范围为1μm至30μm；第一导电插塞205、第二导电插塞305在z方向上的厚度范围为0.4μm至8μm，线宽范围为0.3μm至12μm；第一键合焊盘204、第二键合焊盘304在z方向上的厚度范围为0.2μm至4μm，线宽范围为0.4μm至15μm。在一具体示例中，金属屏蔽层401在z方向上的厚度为0.4μm，线宽为2.24μm；金属屏蔽通孔在402在z方向上的厚度为0.22μm；第一导电插塞205、第二导电插塞305在z方向上的厚度为0.8μm，线宽为0.6μm或1.2μm；第一键合焊盘204、第二键合焊盘304在z方向上的厚度为0.4μm，线宽为0.8μm或1.5μm。
87.在一些实施例中，参照图4，第一键合焊盘204与金属屏蔽层401直接接触，键合层位于金属屏蔽层401和像素芯片顶层金属层303之间。这里，金属屏蔽层401不仅能起到屏蔽逻辑芯片产生的干扰信号的作用，与第一键合焊盘204电连接的部分还能作为逻辑芯片中的重布线层，起到电信号传输的作用。此外，通过省略导电插塞的设置，可以进一步提高图像传感器的集成度。
88.在本公开实施例中，像素阵列301在x方向上的尺寸范围和在y方向上的尺寸范围均为0.28μm至2.28μm，设置在像素区域101的金属屏蔽层401在x方向上的最小尺寸大于像素阵列301在x方向上的最大尺寸，金属屏蔽层401在y方向上的最小尺寸大于像素阵列301在y方向上的最大尺寸。在一具体示例中，像素阵列301在x方向上的尺寸和在y方向上的尺寸均为1.28μm，设置在像素区域101的金属屏蔽层401在x方向上的最小尺寸和在y方向上的最小尺寸均大于1.28μm。
89.在本公开实施例中，金属屏蔽层401在z方向上的厚度范围为0.1μm至2μm；金属屏蔽通孔402在z方向上的厚度范围为0.1μm至2μm，线宽范围为1μm至30μm；第一键合焊盘204、第二键合焊盘304在z方向上的厚度范围为0.2μm至4μm，线宽范围为0.4μm至15μm。
90.在一具体示例中，金属屏蔽层401在z方向上的厚度为0.4μm，线宽为2.24μm；金属屏蔽通孔在402在z方向上的厚度为0.22μm；第一键合焊盘204、第二键合焊盘304在z方向上的厚度为0.4μm，线宽为0.8μm或1.5μm。在一些实施例中，参照图5，金属屏蔽层401位于像素芯片顶层金属层303和键合层之间，图像传感器还包括：金属屏蔽通孔402，位于金属屏蔽层401和像素芯片顶层金属层303之间，金属屏蔽通孔402的两端分别与金属屏蔽层40和像素芯片顶层金属层303电连接。
91.在一些实施例中，与金属屏蔽通孔402电连接的像素芯片顶层金属层303连接至接地电压，在实际应用中，当金属屏蔽层401通过金属屏蔽通孔402和像素芯片顶层金属层303连接至接地电压时，可以屏蔽逻辑芯片在高频电压/电流的工作状态下产生的电磁辐射，避免像素阵列301受到电磁干扰。此外，金属屏蔽通孔402通过像素芯片顶层金属层303连接至接地电压，可以及时将金属屏蔽层401中累积的电荷导出，防止产生静电放电。
92.如图5所示，图像传感器还包括：第二导电插塞305，位于第二键合焊盘304和像素芯片顶层金属层303之间，用于实现第二键合焊盘304和像素芯片顶层金属层303之间的电连接。第二导电插塞305穿过金属屏蔽层401中的间隙，其在z方向的厚度大于金属屏蔽层
401和金属屏蔽通孔402在z方向的厚度之和。
93.在一些实施例中，参照图6，第二导电插塞305位于第二键合焊盘304和金属屏蔽层401之间，用于实现第二键合焊盘304和金属屏蔽层401之间的电连接。这里，金属屏蔽层401不仅能起到屏蔽逻辑芯片产生的干扰信号的作用，与第二导电插塞305电连接的部分还能作为像素芯片中的重布线层，起到电信号传输的作用。
94.在一些实施例中，参照图7，第二键合焊盘304与金属屏蔽层401直接接触，键合层位于金属屏蔽层401和像素芯片顶层金属层303之间。这里，金属屏蔽层401不仅能起到屏蔽逻辑芯片产生的干扰信号的作用，与第二键合焊盘304电连接的部分还能作为像素芯片中的重布线层，起到电信号传输的作用。此外，通过省略导电插塞的设置，可以进一步提高图像传感器的集成度。
95.在一些实施例中，参照图8，图像传感器包括：第一金属屏蔽层401，位于第一键合焊盘204和逻辑芯片顶层金属层203之间；第一金属屏蔽通孔402，位于第一金属屏蔽层401和逻辑芯片顶层金属层203之间；第二金属屏蔽层401’，位于第二键合焊盘304和像素芯片顶层金属层303之间；第二金属屏蔽通孔402’，位于第二金属屏蔽层401’和像素芯片顶层金属层303之间。
96.在本公开实施例中，逻辑芯片和像素芯片中均设置有金属屏蔽层，位于逻辑芯片中的第一金属屏蔽层401通过第一金属屏蔽通孔402和逻辑芯片顶层金属层203连接至接地电压，可以屏蔽逻辑芯片布线层202在高频电压/电流的工作状态下产生的电磁辐射，避免像素阵列301受到电磁干扰；位于像素芯片中的第二金属屏蔽层401’可以作为遮光结构，屏蔽逻辑芯片布线层202产生的二次电子，避免像素芯片的成像受到逻辑芯片布线层202产生的二次电子的干扰，有效提高图像传感器的性能；第一键合焊盘204与第一金属屏蔽层401直接接触，第二键合焊盘304与第二金属屏蔽层401’直接接触，同时省略了第一导电插塞和第二导电插塞的设置，可以显著提高图像传感器的集成度。
97.在本公开实施例中，堆栈式cmos图像传感器的逻辑芯片顶层金属层和像素芯片顶层金属层之间设置有金属屏蔽层，金属屏蔽层由不透光的金属材料形成，可以屏蔽逻辑芯片布线层在图像传感器的工作过程中产生的二次电子，避免对像素芯片的成像产生干扰。金属屏蔽层可以通过金属屏蔽通孔和顶层金属层连接至接地电压，从而可以屏蔽逻辑芯片在高频电压/电流状态下产生的电磁辐射，避免对像素芯片产生电磁干扰。此外，当金属屏蔽通孔通过顶层金属层连接至接地电压时，可以及时将金属屏蔽层中累积的电荷导出，防止发生静电放电。当键合焊盘通过导电插塞与金属屏蔽层电连接或直接与金属屏蔽层电连接时，设置在焊盘区域的金属屏蔽层还可以作为重布线层，起到电信号传输的作用。
98.基于与前述图像传感器相同的技术构思，本公开实施例提供一种图像传感器的形成方法。图9为本公开实施例提供的图像传感器形成方法的流程示意图。如图9所示，图像传感器的形成方法包括以下步骤：
99.步骤901：提供第一结构，所述第一结构包括逻辑电路和逻辑芯片顶层金属层；
100.步骤902：提供第二结构，所述第二结构包括像素阵列和像素芯片顶层金属层；
101.步骤903：在所述逻辑芯片顶层金属层上和/或所述像素芯片顶层金属层上形成金属屏蔽层；
102.步骤904：将所述第一结构和所述第二结构进行键合；所述金属屏蔽层位于所述逻
辑芯片顶层金属层和所述像素芯片顶层金属层之间；所述像素阵列的正投影落入所述金属屏蔽层的正投影的范围内；所述金属屏蔽层用于屏蔽逻辑电路产生的干扰信号。
103.在一些实施例中，结合参照图2和图9，为了形成图2所示的图像传感器，图像传感器的形成方法包括：
104.提供第一结构，第一结构包括逻辑电路201和位于逻辑电路201上的逻辑芯片布线层202，逻辑芯片布线层202中的最上层金属层为逻辑芯片顶层金属层203；
105.在逻辑芯片顶层金属层203上形成金属屏蔽通孔402，使用不透光的金属材料在金属屏蔽通孔402上形成金属屏蔽层401；
106.穿过金属屏蔽层401中的间隙，在逻辑芯片顶层金属层203上形成第一导电插塞205，第一导电插塞205在z方向上的厚度大于金属屏蔽层401和金属屏蔽通孔402在z方向上的厚度之和；
107.第一导电插塞205上形成第一键合焊盘204，第一导电插塞205与第一键合焊盘204和逻辑芯片顶层金属层203电连接；
108.提供第二结构，第二结构包括像素阵列301和位于像素阵列301上的像素芯片布线层302，像素芯片布线层302中的最上层金属层为像素芯片顶层金属层303；
109.在像素芯片顶层金属层303上形成第二导电插塞305；
110.在第二导电插塞305上形成第二键合焊盘304，第二导电插塞305与第二键合焊盘304和像素芯片顶层金属层303电连接；
111.将第一键合焊盘204和第二键合焊盘205进行键合，以在逻辑芯片顶层金属层203和像素芯片顶层金属层303之间形成键合层；第一键合焊盘204或第二键合焊盘304的正投影不与像素阵列301的正投影重叠；金属屏蔽层401位于逻辑芯片顶层金属层203和像素芯片顶层金属层303之间；像素阵列301的正投影落入金属屏蔽层401的正投影的范围内；金属屏蔽层401用于屏蔽逻辑电路产生的干扰信号。
112.需要说明的是，在将第一键合焊盘204和第二键合焊盘205进行键合之前，第一结构中各种结构的形成过程和第二结构中各种结构的形成过程可以先后进行，也可以同时进行，本公开对此不作限制。
113.在本公开实施例中，第一键合焊盘204和第二键合焊盘304的可以由铜、镍、钴、金、锡、铝等材料和/或基于此类材料的任何合金材料形成。第一键合焊盘204之间和第二键合焊盘304之间为介质材料，在第一键合焊盘204和第二键合焊盘304键合的同时，处于键合界面上的介质材料也会相互键合，以在逻辑芯片顶层金属层203和像素芯片顶层金属层303之间形成混合键合层。
114.在本公开实施例中，先在逻辑芯片顶层金属层203上形成金属屏蔽通孔402，再在金属屏蔽通孔402上形成金属屏蔽层401。在金属屏蔽层401形成过程中，金属屏蔽通孔402可以作为光刻工艺中的对准标记，以提高金属屏蔽层401的对准精度。
115.在本公开实施例中，使用不透光的金属材料形成金属屏蔽层401，且在最终形成的图像传感器中，像素阵列301的正投影落在金属屏蔽层401的正投影的范围内，因此，在图像传感器的工作过程中，金属屏蔽层401可以屏蔽逻辑芯片布线层202产生的二次电子，避免像素芯片的成像受到逻辑芯片布线层202产生的二次电子的干扰，有效提高图像传感器的性能。
116.在本公开实施例中，通过上述方法形成的图像传感器在实际应用中，可以将逻辑顶层金属层203连接至接地电压，由此，金属屏蔽层401可以通过金属屏蔽通孔402和逻辑芯片顶层金属层203连接至接地电压，从而可以屏蔽逻辑芯片在高频电压/电流的工作状态下产生的电磁辐射，避免像素阵列301受到电磁干扰。此外，当金属屏蔽通孔402连接至接地电压时，可以及时将金属屏蔽层401中累积的电荷导出，防止产生静电放电。
117.在一些实施例中，通过与上述图像传感器的形成方法类似的方法还可以形成图3所示的图像传感器，该图像传感器的形成方法与上述图像传感器的形成方法的差异在于：在金属屏蔽层401上形成第一导电插塞205，在第一导电插塞205上形成第一键合焊盘204，第一导电插塞205与第一键合焊盘204和金属屏蔽层401电连接。
118.在本公开实施例中，当第一导电插塞205形成在金属屏蔽层401上时，金属屏蔽层401不仅能起到屏蔽逻辑芯片产生的干扰信号的作用，与第一导电插塞205电连接的部分还能作为逻辑芯片中的重布线层，起到电信号传输的作用。
119.在一些实施例中，通过与上述图像传感器的形成方法类似的方法，还可以形成图4所示的图像传感器，该图像传感器的形成方法与上述图像传感器的形成方法的差异在于：直接在金属屏蔽层401上形成第一键合焊盘204。在该图像传感器的形成过程中，由于省略了导电插塞的形成过程，进一步缩减了图像传感器的生产成本。
120.在本公开实施例中，先形成金属屏蔽层401，再在焊盘区域形成第一导电插塞205和第一键合焊盘204，第一导电插塞205设置于第一键合焊盘204和逻辑芯片顶层金属层203之间或者设置于第一键合焊盘204和金属屏蔽层401之间。进一步地，可以省略第一导电插塞205，直接在金属屏蔽层401上形成第一键合焊盘204。由此，即使在逻辑芯片顶层金属层203上形成了金属屏蔽层401，也不会影响焊盘区域键合焊盘的设置。
121.在一些实施例中，通过与上述图像传感器的形成方法类似的方法，还可以形成图5至图7所示的图像传感器，这些图像传感器的形成方法与上述图像传感器的形成方法的差异在于：在像素芯片顶层金属层303上形成金属屏蔽通孔402和金属屏蔽层401。在这些图像传感器中，金属屏蔽层401形成于逻辑芯片顶层金属层203和像素芯片顶层金属层303之间，且像素阵列301在正投影落在金属屏蔽层401的正投影的范围内，因此，金属屏蔽层401可以屏蔽逻辑芯片产生的干扰信号，有效提高图像传感器的性能。
122.在一些实施例中，通过与上述图像传感器的形成方法类似的方法，还可以形成图8所示的图像传感器，该图像传感器的形成方法与上述图像传感器的形成方法的差异在于：在逻辑芯片顶层金属层203上形成第一金属屏蔽通孔402和第一金属屏蔽层401，在第一金属屏蔽层401上形成第一键合焊盘204；在像素芯片顶层金属层303上形成第二金属屏蔽通孔402’和第二金属屏蔽层401’，在第二金属屏蔽层401’上形成第二键合焊盘304。在该图像传感器中，逻辑芯片和像素芯片中均形成了金属屏蔽层，位于逻辑芯片中的第一金属屏蔽层401通过第一金属屏蔽通孔402和逻辑芯片顶层金属层203连接至接地电压，可以屏蔽逻辑芯片布线层202在高频电压/电流的工作状态下产生的电磁辐射，避免像素阵列301受到电磁干扰；位于像素芯片中的第二金属屏蔽层401’可以作为遮光结构，屏蔽逻辑芯片布线层202产生的二次电子，避免像素芯片的成像受到逻辑芯片布线层202产生的二次电子的干扰，有效提高图像传感器的性能。此外，在该图像传感器的形成过程中，直接在第一金属屏蔽层401上形成第一键合焊盘204，在第二金属屏蔽层401’上形成第二键合焊盘304，省略了
导电插塞的形成过程，进一步缩减了图像传感器的生产成本。
123.本公开提供了一种图像传感器及其形成方法。
124.在本公开实施例中，图像传感器的逻辑芯片顶层金属层和像素芯片顶层金属层之间设置有金属屏蔽层，像素阵列的正投影落入金属屏蔽层的正投影的范围内，金属屏蔽层由不透光的金属材料形成，可以作为遮光结构屏蔽逻辑芯片布线层在图像传感器的工作过程中产生的二次电子，避免对像素芯片的成像产生干扰。
125.在本公开实施例中，先在逻辑芯片顶层金属层和/或像素芯片顶层金属层上形成金属屏蔽通孔，再在金属屏蔽通孔上形成金属屏蔽层，在金属屏蔽层的形成过程中，金属屏蔽通孔可以作为光刻工艺的对准标记，从而提高金属屏蔽层的对准精度。
126.在本公开实施例中，金属屏蔽层可以通过金属屏蔽通孔和逻辑芯片顶层金属层或像素芯片顶层金属层连接至接地电压，从而可以屏蔽逻辑芯片在高频电压/电流状态下产生的电磁辐射，避免对像素芯片产生电磁干扰。
127.在本公开实施例中，当金属屏蔽通孔连接至接地电压时，可以及时将金属屏蔽层中累积的电荷导出，防止发生静电放电。
128.在本公开实施例中，键合焊盘通过导电插塞与金属屏蔽层电连接或直接与金属屏蔽层电连接，设置在焊盘区域的金属屏蔽层还可以作为重布线层，起到电信号传输的作用。当键合焊盘直接形成在金属屏蔽层上时，可以进一步增大图像传感器的集成度并缩减图像传感器的生产成本。
129.本公开所提供的几个装置实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的装置实施例。
130.本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
131.以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。