一种射频芯片模块的堆叠结构及其封装方法与流程

1.本发明申请属于芯片封装技术领域，尤其涉及一种射频芯片模块的堆叠结构及其封装方法。


背景技术：

2.随着集成电路封装技术的不断进步，集成电路的集成度日益提高，功能越来越丰富，射频芯片的封装技术是集成电路封装技术中的一种，为了减少射频芯片在印刷电路板上的面积，射频芯片模块化将是主要的发展趋势。
3.射频芯片模块大多采用已经封装好的射频芯片和大量电容、电感等射频无源元件（被动元器件）在印刷电路板上采用表面贴装技术表贴，电感、电容都是分立器件。
4.信号处理中，电感是最重要的元件之一，通常，它可以承担的主要几项功能包括电路调谐、阻抗匹配、高通和低通滤波器，还可以用作rf扼流圈，电感器的特性与电容器的特性正好相反，它具有阻止交流电通过而让直流电顺利通过的特性，直流信号通过线圈时的电阻就是导线本身的电阻压降很小，当交流信号通过线圈时，线圈两端将会产生自感电动势，自感电动势的方向与外加电压的方向相反，阻碍交流的通过，所以电感器的特性是通直流、阻交流，频率越高，线圈阻抗越大，电感器在电路中经常和电容器一起工作，构成lc滤波器、lc振荡器等。
5.电感、电容表贴之后通过金属线键合等工艺实现射频芯片与电感和电容之间的电性连接，以使该射频芯片具有特定的电流特性或发出信号，之后再用封装料封装成型，封装完成后整体的结构尺寸很大，尺寸较大的原因主要在于：第一，电容和电感等被动元件的数量较多，且单个元件的体积较大，使得整体封装尺寸大；第二，电容电感与芯片的寄生效应强，占据封装空间，不利于电子设备的小型化和薄型化发展。


技术实现要素：

6.为解决上述现有技术中的问题，本发明申请提供了一种射频芯片模块的堆叠结构及其封装方法。
7.为实现上述目的，本发明申请提出的一种射频芯片模块的堆叠结构，包括封装体、芯片和埋容基板，所述封装体包封倒装贴片在埋容基板的芯片承载区域的芯片，所述封装体内还包封有：电感层，所述电感层通过电镀形成在封装体中且位于芯片正上方，所述电感层的层与层之间通过电镀的金属柱电性连接；线路，所述线路通过电镀形成，以实现电感层与埋容基板的电性连接，所述线路位于芯片的周围；电容，电容预埋在埋容基板的内部，且在埋容基板内部电镀有电路，以实现电感和芯片与电容的电性连接。
8.进一步，所述埋容基板上表面设置有线路承载区域，该线路承载区域位于芯片承
载区域的周围，用以实现与线路的电性连接。
9.进一步，所述埋容基板的下表面设置有外露的外引脚，以实现封装体的电路引出。
10.进一步，所述芯片倒装贴片是将芯片引脚通过锡膏焊接实现与芯片承载区域的连接。
11.进一步，所述封装体是通过注塑的方式多次包封形成。
12.进一步，所述电感层沿垂直于埋容基板倒装芯片面的俯视图为方螺旋形。
13.进一步，所述电感层沿垂直于埋容基板倒装芯片面的俯视图为梳齿形。
14.一种半导体器件，包括上述封装体双面散热结构。
15.一种射频芯片模块的封装方法，包括以下步骤：倒装贴片步骤：提供一埋容基板，在埋容基板上的芯片承载区域倒装芯片；电镀电感步骤：在芯片背面上方电镀电感层，以替代电感元器件，电镀线路，该线路将埋容基板的线路承载区域和电感层电性连接；封装步骤：将埋容基板上的芯片、线路、电感层封装在封装体内，埋容基板的外引脚外露。
16.进一步，所述倒装贴片步骤中，在埋容基板的芯片承载区域刷上锡膏，该芯片正面朝向埋容基板贴装，芯片引脚焊接在芯片承载区域。
17.进一步，所述封装步骤中，包括倒装贴片步骤后进行第一次包封，第一次包封后在封装料上钻孔形成过孔，以暴露出埋容基板上的线路承载区域，所述线路电镀在过孔处。
18.进一步，所述封装步骤中，还包括电镀电感层步骤过程中进行的层层包封，所述电感层之间通过其两端电镀的金属柱实现电性连接。
19.进一步，所述电感层沿垂直于埋容基板倒装芯片面的俯视图为方螺旋形。
20.进一步，所述电感层沿垂直于埋容基板倒装芯片面的俯视图为梳齿形。
21.本发明申请：采用埋容基板与电镀的电感层连接，且芯片在封装体内部即电感层下方，线路设置在芯片周边，合理的利用空间，减小封装尺寸，采用倒装芯片工艺，寄生电感小，无外购的电感、电容分立器件，封装体积小，适用于消费类终端，电镀的电感层层数可调、层间距可调，频率适应范围广，从低频到高频皆可调整使用，工艺简单，成本低。
附图说明
22.图1为本发明申请一种射频芯片模块的堆叠结构的产品截面图；图2为本发明申请一种射频芯片模块的堆叠结构的产品外观图；图3为本发明申请一种射频芯片模块的堆叠结构的电感层实施例一的俯视图；图4为本发明申请一种射频芯片模块的堆叠结构的电感层实施例二的俯视图；图5为本发明申请一种射频芯片模块的封装方法的工艺流程图。
23.图中标记说明：封装体1、电感层2、线路3、芯片4、埋容基板5、芯片承载区域6、线路承载区域7、外引脚8。
具体实施方式
24.为了更好地了解本发明申请的目的、结构及功能，下面结合附图1-5，对本发明申请提出的一种射频芯片模块的堆叠结构及其封装方法，做进一步详细的描述。
25.封装工艺制作过程中，为了减小射频芯片的封装体积，需要将射频芯片进行模块化的堆叠，目前射频芯片的堆叠一般都是将购入或自行生产的单独的电感和电容等大量无源器件与芯片贴装后通过金属线键合实现电性连接，最后封装形成模块封装体，也有为了减小封装体积采用金属导电块或电镀线路层实现电性连接，总的来说，电感和电容都是单独封装后，贴装再实现电性连接，最后再包封成一个整体，整体封装尺寸不可调整，封装的产品尺寸不能满足一些消费类终端的尺寸要求，不同类型的射频芯片封装时需要根据频率范围选择不同的电感和电容，灵活性低，已有现有的为了将封装尺寸减小，进一步将电容内沉到基板中，形成埋容基板，然后将电感和芯片贴装，还是存在电感的寄生效应和封装体积的问题。
26.实施例1请参阅图1，图1为本发明申请一种射频芯片模块的堆叠结构的产品截面图（图中的电感层2以实施例二为例），包括封装体1、芯片4和埋容基板5，封装体1包封倒装贴片在埋容基板5的芯片承载区域6的芯片4，封装体1内还包封有：电感层2，电感层2通过电镀形成在封装体1中且位于芯片4正上方，电感层2的层与层之间通过电镀的金属柱电性连接；线路3，线路3通过电镀形成，以实现电感层2与埋容基板5的电性连接，线路3位于芯片4的周围；电容，电容预埋在埋容基板5的内部，且在埋容基板5内部电镀有电路，以实现电感和芯片4与电容的电性连接。
27.请参阅图5，图5为本发明申请一种射频芯片模块的封装方法的工艺流程图，包括以下步骤：s1：提供一埋容基板5，在埋容基板5上形成芯片承载区域6和线路承载区域7，在埋容基板5底部形成外引脚8；s2：将芯片4倒装焊接到芯片承载区域6，使用塑封料第一次包封；s3：在包封后的封装料上钻孔暴露出埋容基板5的线路承载区域7，并在过孔处电镀形成线路3；s4：在封装料上蚀刻出线圈槽，后电镀出螺旋的电感层2；s5：电镀金属柱实现电感层2与线路3的电性连接；s6：再次使用塑封料包封形成封装体1；请参阅图1和s1，埋容基板5，又称为内置电容基板，内置电容是利用基板在生产压合的过程中，将电容制作、封装于电路板中，从而节省电路板空间，提高电学性能，本技术采用的埋容基板5是购入的3m公司研发的环氧树脂基内置电容基板材料（ecm），因为在封装的工艺过程中，需要使用到基板作为载体支撑，后将购入的电容元器件贴装，此处直接使用埋容基板5，既可以满足封装支撑用载体的需要，也可以满足电容元器件的功能需要，为接下来的封装节约空间；在埋容基板5上形成芯片承载区域6和线路承载区域7，是将埋容基板5的待贴装面蚀刻出凹槽，后通过电镀技术电镀出焊盘作为承载区域，焊盘与贴装的芯片4和后续电镀的线路3位置、数量、尺寸等物理参数相匹配，且电镀的材料选用与芯片引脚、线路3的材料保持一致，可以保证焊接时彼此之间的结合力，其中线路承载区域7设置在芯片承载区域6的
周边，便于后续线路3的走向，线路3的走向可以合理的利用空间，节约封装空间；其中在埋容基板5待贴装面的相对面电镀出外露的外引脚8，内部根据实际的生产需要，电镀出引路，引路将承载区域与外引脚8之间电性连接起来，可以保证封装后封装体1的电路引出，便于后续装贴到电路板上进行封装技术层次的二级封装。
28.请参阅图1和s2，芯片4是指已集成晶体管后封装的晶圆封装体，芯片引脚设置多个，本技术设置四个，截面图只看到两个，另外两个被遮挡，为了保证焊接质量，芯片引脚的一端通过化锡处理，即在铜材质的芯片引脚上镀上一层锡，保证焊接效果的牢固性，之后将芯片4带有芯片引脚的一面（芯片有源面）朝向埋容基板5贴装，埋容基板5在贴片之前已通过锡膏印刷技术在待焊接区域（芯片承载区域6）印刷上锡膏和阻焊剂，芯片引脚对应芯片承载区域6贴装后通过回流焊接固定牢固；焊接之后即完成芯片4的倒装贴片，可以在大面积的埋容基板5上贴装多个芯片4，最后需要切割为单一成品，也可以在小面积的埋容基板5贴装少量芯片4，后续封装即可，不需要切割，芯片4倒装节约空间，寄生电感小，采用塑封料进行第一次的包封，封装后整体为长方体或者正方体结构，埋容基板5的侧面和电镀有外引脚8的底面外露于塑封料。
29.请参阅图1和s3，本技术钻孔采用的是激光钻孔形成过孔，激光在塑封料上对应埋容基板5上线路承载区域7的位置进行钻孔，以暴露出线路承载区域7，之后在过孔处通过电镀形成线路3，线路3底部与线路承载区域7镀在一起，形成稳定的电性连接，线路3可以保证上层的电感层2和下层的埋容基板5内的电容体电性连接。
30.请参阅图1和s4，继续在第一次包封的封装料表面通过光刻和电镀工艺进行激光蚀刻形成线圈槽，并在线圈槽内电镀出金属，之后通过层层包封、层层蚀刻、层层电镀，最终形成螺旋的电感层2，也可以不蚀刻线圈槽，还是直接在封装料上进行电镀，提高工艺效率，即该电感层2就是层层电镀的重布线（rdl）形成的，电感层2的层数可以根据实际生产需要和模块整体结构、频率特性选择，进而形成多层绕线，频率适应范围广，从低频至高频皆可调整使用，层间距可调，灵活性强，工艺简单，本公司现有的封装、电镀工艺即可完成电感层的制作，不需要外购电感，封装尺寸小，成本低，可控性强；电镀的电感层2沿垂直于埋容基板5倒装芯片4面的俯视图为方螺旋形（如附图3），节约封装空间，阻抗小。
31.请参阅图1和s5，电感层2的层与层之间通过电镀的金属柱实现电性连接，金属柱可以与同一水平面上的电感层2一起电镀形成，金属柱的材质与电感层2材质相同，金属柱的另一端与线路3连接在一起，实现电感层2与线路3的电性连接。
32.请参阅图1和s6，电镀好电感层2之间使用塑封料进行最后的封装形成封装体1，根据埋容基板5体积或者贴装芯片4数量，将整体切割为单个成品。
33.本技术所有使用电镀工艺的步骤，均是先通过曝光、显影的光刻技术在表面形成电镀保护，之后再通过溅射或者沉铜的方式在待电镀区域形成金属种子层，本技术的金属种子层采用的是铜材质，金属种子层是为了保证后续电镀的金属与塑封料之间的结合力，同时为电镀提供导电离子附着的表面，保证电镀效果。
34.本技术所有使用封装工艺的步骤，均是使用塑封料注塑的方式配合模压形成封装，本技术采用的塑封料是环氧树脂塑封料，成本低，固化性能好。
35.本技术采用埋容基板5与电镀的电感层2连接，且芯片4在封装体1内部即电感层2
下方，线路3设置在芯片4周边，合理的利用空间，减小封装尺寸，采用倒装芯片工艺，寄生电感小，无外购的电感、电容分立器件，封装体积小，适用于消费类终端，电镀的电感层层数可调、层间距可调，频率适应范围广，从低频到高频皆可调整使用，工艺简单，成本低。
36.实施例2工艺步骤均相同，唯一的区别在于，电镀的电感层2沿垂直于埋容基板5倒装芯片4面的俯视图为梳齿形（如附图4）。
37.可以理解，本发明申请是通过一些实施例进行描述的，本领域技术人员知悉的，在不脱离本发明申请的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等效替换。另外，在本发明申请的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本发明申请的精神和范围。因此，本发明申请不受此处所公开的具体实施例的限制，所有落入本发明申请的权利要求范围内的实施例都属于本发明申请所保护的范围内。