基于复合介质栅的背照式感光阵列及其成像装置的制作方法

1.本发明涉及一种基于复合介质栅的背照式感光阵列及其成像装置，属于视觉感光技术领域。


背景技术：

2.目前得到应用的感光技术从原理区分，主要有ccd(电荷耦合元件)和cmos(互补金属氧化物半导体)两种，其中cmos相对于ccd，具有更快的成像速度和更加优良的系统集成能力且可实现更低的功耗。但是，利用cmos实现的图像传感器的感光阵列中每个像素通常包括至少一个感光二极管和三至六个晶体管，使得感光区的占比较小。随着技术发展，对单位面积内像素数目提升的需求更加迫切，因而单个像素的面积设计得越来越小，cmos像素的满阱电荷量偏低，导致感光阵列面临着灵敏度下降及动态范围降低的问题。
3.专利号cn102938409a和专利号cn107658321b中公开了几种基于复合介质栅mosfet的双晶体管光敏探测器，该光敏探测器中，每个像素包括主要用于收集光电子的感光晶体管和用于读取光生电荷数量的读取晶体管。所述感光晶体管的衬底（收集区）和读取晶体管的衬底（读取区）通过浅槽隔离(sti)隔开，且均包括在衬底上依次叠加形成的底层绝缘介质、光电子存储层、顶层绝缘介质和控制栅，源/漏区设置在读取晶体管一侧的衬底中。所述感光晶体管和读取晶体管之间的光电子存储层连通，通过控制读取晶体管可以读出曝光过程从读取晶体管一侧衬底进入到光电子存储层的光生电荷量。上述光敏探测器的制作可以与集成电路制造工艺兼容，且相较ccd和cmos，在相同像素尺寸下可实现更高的信噪比以及更高的满阱电荷，因而应用前景广阔。
4.上述光敏探测器在通过曝光产生光生电荷的过程中，衬底被施加一定的偏压(约-20v～0v)，且每个像素的衬底保持等电位，同时，相邻像素之间需要设置合适的隔离结构来避免光生电荷偏移，防止串扰(cross talk)。为了获得较小尺寸的背照式感光阵列(像素区径向尺寸例如小于0.7μm，相应地，像素之间的间距也较小)，目前还缺乏能够有效降低串扰、同时又方便对每个像素的衬底施加电压以进行等电位操作的阵列结构。


技术实现要素：

5.发明目的：针对上述现有存在的问题和不足，本发明的目的是提供一种基于复合介质栅的背照式感光阵列及其成像装置，整体控制像素体区电压，节省了像素的面积，使像素之间串扰尽可能小，同时不影响对各个像素的衬底施加电压以便于进行等电位操作。像素体区之间的分布电阻大大减小，阵列中的像素体区之间的电位分布更加均匀。
6.技术方案：为实现上述发明目的，本发明采用以下技术方案：一种基于复合介质栅的背照式感光阵列，包括半导体衬底，所述半导体衬底包含行列排布的多个像素体区、设于相邻像素体区之间的第一隔离结构和覆盖于底部的第一导电层，所述第一导电层下表面设有高介电常数层，所述半导体衬底上设有第二导电层，所述第一隔离结构在厚度方向上贯穿半导体衬底，以第一隔离结构为边界延伸以分隔相邻的像
素体区，所述第二导电层中设有第二隔离结构，所述第一隔离结构和第二隔离结构均为网格状结构,所述第二隔离结构在厚度方向上延伸至半导体衬底中，将第二导电层分隔为收集区和读取区，且将相邻的收集区和读取区分隔开。
7.进一步的，所述收集区上方还设置有复合介质收集栅，所述读取区上方设有复合介质读取栅，所述复合介质读取栅延伸至所述第二隔离结构上方并与所述复合介质收集栅相连，处于所述复合介质读取栅正下方的部分读取区形成沟道区，读取区除沟道区外的部分被沟道区分割为源区和漏区。
8.进一步的，所述收集区和读取区分隔方向为纵向，纵向相邻的不同像素区的读取区之间相连，且部分或全部位于第一隔离结构上方。
9.进一步的，第一导电层的材料类型与所述像素体区的材料类型相同，所述第二导电层的材料类型与所述像素体区的材料类型相同，所述第一导电层、所述像素体区、收集区、沟道区的导电类型相同，所述沟道区与源区、漏区的导电类型均相反。
10.进一步的，所述第二隔离结构完全覆盖了所述第一隔离结构，第一隔离结构与第二隔离结构中位于第一隔离结构正上方的部分形成一个整体的第一隔离体，所述第一隔离体分隔了相邻像素区的收集区和收集区、收集区和读取区、读取区和读取区；所述第二隔离结构中不属于第一隔离体的部分形成第二隔离体，所述第二隔离体分割了同一像素区的收集区和读取区。
11.进一步的，所述第一隔离结构或所述第一隔离体中，水平方向从侧面向内部依次包含了隔离介质层和隔离栅极，其中感光阵列中的所有隔离栅极相互连接形成一个网格状整体。
12.进一步的，对于每个像素区，所述复合介质收集栅包括在所述收集区上方依次叠设的第一底层介质层、第一电荷耦合层、第一顶层介质层和第一控制栅极，所述复合介质读取栅包括在所述沟道区上方依次叠设的第二底层介质层、第二电荷耦合层、第二顶层介质层和第二控制栅极。所述第一电荷耦合层和第二电荷耦合层相连成为一个整体的电荷耦合层，所述第一控制栅极和第二控制栅极相连成为一个整体的控制栅极。
13.进一步的，所述第一隔离结构或所述第一隔离体中，水平方向从侧面向内部依次包含了隔离介质层和隔离栅极，其中感光阵列中的所有隔离栅极相互连接形成一个网格状整体。
14.进一步的，所述半导体衬底和第一、第二导电层采用单晶硅；所述第一、第二底层介质层采用氧化硅、氮化硅或其它高介电常数介质材料；所述第一、第二顶层介质层和所述隔离介质层采用氧化硅 / 氮化硅 / 氧化硅、氧化硅 / 氧化铝 / 氧化硅、氧化硅、氧化铝或其它高介电常数介质材料；所述电荷耦合层、所述控制栅极和所述隔离栅极采用多晶硅、金属或透明导电电极。
15.进一步的，所述高介电常数层包括氧化铝、氧化钽、氧化铪、硅氧化铪、氧化铝铪或氧化铪钽中的一种或多种组合。
16.进一步的，所述第一导电层可以通过在已经形成了第一隔离结构的半导体衬底下表面进行单晶外延形成，所述第二导电层通过在已经形成了第一隔离结构的半导体衬底上表面进行单晶外延形成。
17.一种成像装置，所述成像设备包括所述的感光阵列。
18.有益效果：与现有技术相比，本发明具有以下优点：（1）感光阵列中，所述第一导电层与每个像素的像素体区直接相连，且导电类型相同，因而在使用过程中施加衬底电压时，每个所述像素体区都与第一导电层等电位，达到了整体控制像素体区电压的作用。
19.（2）第一导电层位于衬底的下表面，而像素收集区和读取区以及收集栅和读取栅位于像素的上表面，这避免了在像素的上表面添加像素衬底接触的必要，节省了像素的面积。
20.（3）由于第一导电层可通过单晶外延形成，其厚度可以在工艺过程中得到较好的控制，因而像素间的串扰可以得到有效的抑制。
21.（4）在第一导电层的下方还存在着所述高介电常数层，该高介电常数层能够在第一导电层中形成一定指向的电场且积累大量与第一导电层相同导电类型的载流子，使得与第一导电类型不同的光生载流子受电场的作用迅速进入像素体区，同样可以达到有效抑制像素间串扰的作用。
22.（5）由于第一导电层中积累了大量的与第一导电层相同导电类型的载流子，像素体区之间的分布电阻大大减小，阵列中的像素体区之间的电位分布更加均匀。
附图说明
23.图1是本发明的实施例的半导体衬底、第一隔离结构、第一导电层和第二导电层相对位置剖面示意图；图2是本发明的实施例的第一隔离结构界面处和第一导电层内部电场和载流子示意图；图3是本发明的实施例1的4个相邻像素体区相对位置的俯视图；图4是本发明的实施例1的4个相邻像素体区沿收集区-源横向截面剖面图；图5是本发明的实施例1的4个相邻像素体区沿读取区中心纵向界面示意图；图6是本发明的实施例1的4个相邻像素体区沿收集区中心纵向界面示意图；图7是本发明的实施例2的4个相邻像素体区相对位置的俯视图；图8是本发明的实施例2的4个相邻像素体区沿收集区-源横向截面示意图；图9是本发明的实施例2的4个相邻像素体区沿读取区中心纵向界面示意图；图10是本发明的实施例2的4个相邻像素体区沿收集区中心纵向界面示意图；图中：1—像素体区，2—第二导电层，3—第一导电层，4—高介电常数层，5—隔离介质层，6—隔离栅极，7—收集区，8—读取区，80—沟道区，81—源区，82—漏区，9—第二隔离结构，91—第二隔离体。
具体实施方式
24.下面结合附图和具体实施例，进一步阐明本发明，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落于本技术所附权利要求所限定的范围。
25.一种基于复合介质栅的背照式感光阵列及其成像装置，本发明实施例的感光阵列采用了中国专利cn102938409a和中国专利cn107658321b公开的基于复合介质栅的双器件
光敏探测单元（以下将该探测单元结构称为垂直电荷感光器件，即vertical-transferring-charge pixel sensor, vps)。
26.vps像素结构的特征是每个单元探测器都是由两个晶体管构成，利用两个晶体管分别实现感光和读取功能即感光晶体管和读取晶体管：两个晶体管都是形成在基底p型半导体材料上方，两个晶体管通过浅槽 sti 隔离隔开，基底p型半导体材料正上方分别设有底层和顶层二层绝缘介质材料和控制栅极，二层绝缘介质材料之间设有浮栅，双晶体管光敏探测器感光晶体管没有源漏极，读取晶体管设有源漏极，用以读取信号。
27.利用上述的vps像素结构形成背照式感光阵列时，为了充分发挥其结构较为简单、可以实现较小像素的优点，像素尺寸设计得较小，通常衬底上每个像素区的最大径向尺寸在1μm以下，甚至0.5μm以下。为了提高感光能力，需要使相邻像素间的串扰尽可能地小非常重要，同时，还需使每个像素的衬底便于施加相同的电压以在上述感光过程中对各像素的衬底进行等电位操作。本发明实施例的感光阵列可以满足这些要求，以下作具体说明。
28.本发明实施例涉及一种感光阵列，所述感光阵列包括衬底以及设置在所述衬底中的隔离结构，所述衬底可以采用本领域各种适合的衬底，例如为具有p型掺杂的硅衬底，所述硅衬底的掺杂浓度较低(p-)，例如掺杂的硼离子密度在1
×
10
12
/cm2～2
×
10
12
/cm2之间，以在曝光阶段在衬底中获得较宽的耗尽区，有助于提高光转换量子效率。以下对所述衬底中的区域分布分别进行说明。
29.首先说明硅衬底、第一隔离结构、第一导电层3、第二导电层2的区域分布关系。
30.在p型单晶硅衬底中使用深槽隔离形成第一隔离结构，深槽隔离的形状在硅衬底的平面方向上为网格状，且贯穿整个硅衬底。硅衬底的厚度约为2~5um，深槽隔离的网格线宽约80~130nm。在深槽隔离与硅衬底的界面处均匀生长一层二氧化硅材料作为隔离介质层5，隔离介质层5的厚度~10nm。深槽隔离的中间使用重掺的n型多晶硅进行填充。在衬底上表面形成一层轻掺杂的p型单晶硅外延层作为第二导电层2，其厚度约100~300nm。第二导电层2与深槽隔离中的多晶硅之间使用二氧化硅隔开。在衬底下表面形成一层轻掺杂的p型单晶硅外延层作为第一导电层3，其厚度约10~100nm。第一导电层3与深槽隔离中的多晶硅之间使用二氧化硅隔开。在第一导电层3的下方设置有一层高介电常数层4，其材料可以有包括氧化铝、氧化钽、氧化铪、硅氧化铪、氧化铝铪或氧化铪钽中的一种或多种组合。以第一隔离结构的网格的中心线为边界，将整个感光阵列分割为水平方向横竖排列的像素区，硅衬底中一个像素区内的区域即为一个像素的像素体区1。如图1所示，显示了硅衬底、第一隔离结构、第一导电层3、第二导电层2的相对区域分布。
31.上述第一隔离结构可在工艺流程中的开始阶段形成。在完成深槽隔离后，均匀生长一层二氧化硅薄膜作为隔离介质层5，并在深槽隔离中填充n型重掺杂的多晶硅作为隔离栅极6。在完成隔离栅极6后在隔离栅极6顶部形成一层二氧化硅层。隔离栅极6以及隔离栅极6四周的隔离介质层5以及顶部的二氧化硅层形成整个第一隔离结构。在完成第一隔离结构后可在衬底表面进行轻掺杂的p型单晶硅外延形成第二导电层2。后续可在第二导电层2表面完成vps像素结构，即将第二导电层2作为vps像素的基底p型半导体材料，在第二导电层2中形成感光晶体管和读取晶体管。在完成了vps像素结构的制造流程以及电学互联后，从硅衬底的背面对硅衬底进行减薄，减薄至使第一隔离结构从硅衬底的背面完整显露出来，此时第一隔离结构完全贯穿了硅衬底。最后在硅衬底的背面进行轻掺杂的p型单晶硅外
延形成第一导电层3，并在第一导电层3的背面生长一层高介电常数层4。常见的高介电常数层4材料包括氧化铝、氧化钽、氧化铪、硅氧化铪、氧化铝铪或氧化铪钽中的一种或多种组合。
32.高介电常数层4可以在第一导电层3中通过静电吸引形成一层浓度较高的空穴层，同时在第一导电层3中形成从硅中指向高介电常数层4的电场。通过在硅衬底背面外延第一导电层3且生长高介电常数层4的做法，可以有效减小第一导电层3薄层电阻，即可以满足感光阵列在工作过程中所有像素区对应的第一导电层3保持等电位，又由于第一导电层3与硅衬底中的单晶硅部分即像素体区1以及第二导电层2的导电类型相同，所有vps像素的体区1都能满足等电位的要求。另外，由于第一导电层3中同时存在着从单晶硅中指向高介电常数层4的电场，当感光阵列在工作时，光子从下方穿过高介电常数层4入射到第一导电层3以及硅衬底中，在第一导电层3中产生的光电子会在电场的作用下迅速离开第一导电层3进入到像素体区1中，而像素体区1与相邻的像素体区1之间通过第一隔离结构物理隔离。因此该做法可以极大程度上避免像素之间的光电子扩散带来的串扰。如图2所示。
33.在深槽隔离中形成隔离栅极6，并且通过在曝光过程中使隔离栅极6的电位低于vps像素的体区1电位，可以使得深槽隔离的界面处在单晶硅的一侧形成一层空穴积累层。该空穴积累层可以对界面处的悬挂键缺陷起到钝化作用，有效避免缺陷在曝光过程中收集光电子或者产生暗电子，可以起到改善量子效率、减小暗电流的作用。
34.再对vps像素结构与前述硅衬底、第一隔离结构、第二导电层2的相对分布关系进行说明。
35.实施例1~2如图3~6所示为实施例1，如图7~10所示为实施例2，对于每个像素区，使用浅槽隔离即第二隔离结构9将第二导电层2分割为一个收集区7和一个读取区8。浅槽隔离位于第二导电层2的上表面且向深度方向延伸，深度超过上述第一隔离结构的上表面、进入到像素体区1中。浅槽隔离的宽度~100nm。每个像素的收集区7位于像素体区1的正上方，且四周被浅槽隔离围绕；每个像素的读取区8位于该像素的收集区7的右侧，两者被一条纵向延伸的浅槽隔离所分隔。像素的读取区8可以位于深槽隔离的正上方（如图4~6所示），也可以位于像素体区1的上方（如图7~10所示）。每个像素单元还包含的收集区7上方的复合介质收集栅和所述读取区8上方的复合介质读取栅，所述复合介质读取栅延伸至所述第二隔离结构9上方并与所述复合介质收集栅相连。处于所述复合介质读取栅正下方的部分读取区8形成沟道区80，读取区8除沟道区80外的部分被沟道区80分割为源区81和漏区82。如图3~6和图7~10所示，所述复合介质收集栅包括在所述收集区7上方依次叠设的第一底层介质层、第一电荷耦合层、第一顶层介质层和第一控制栅极，所述复合介质读取栅包括在所述沟道区80上方依次叠设的第二底层介质层、第二电荷耦合层、第二顶层介质层和第二控制栅极。所述第一电荷耦合层和第二电荷耦合层相连成为一个整体的电荷耦合层，所述第一控制栅极和第二控制栅极相连成为一个整体的控制栅极。
36.上述收集区7、读取区8、第二隔离结构9以及复合介质收集栅和读取栅共同组成了一个vps像素单元，其中收集区7和复合介质收集栅共同组成一个感光晶体管，读取区8、复合介质读取栅共同组成了一个读取晶体管。
37.实施例1中，纵向相邻的vps像素的读取区8直接相连，且位于第一隔离结构的正上
方。即同一列的vps像素的读取区8纵向相连，宽度~100nm，其在水平方向上的中心线与横向相邻的两列像素的边界完全重合。水平方向上的布局如图3所示。将读取区8放置于第一个隔离结构的正上方，减小了读取区8中的源81漏82的耗尽区大小。由于vps像素中内量子效率即收集区7对光电子的收集效率的主要损失机制之一在于读取区8的源漏对光电子的收集作用，此处布局的优点在于能够最大程度上减小在曝光过程中光电子进入源漏的比例，增加内量子效率。如图4所示，相对于图8所示的布局，此布局的源漏耗尽区受到第一隔离结构的限制。同时，该布局中同一列相邻的两个像素读取区8的源或漏是直接相连的，因此同一列相邻两个像素的源或漏可以共用一个接触插塞，如图5所示。
38.实施例2中，纵向相邻的两个vps像素的读取区8被第二隔离结构9所分隔，如图9所示。此时，第一隔离结构可以分割成两个部分，一个是水平方向上与第一隔离结构完全重合的部分，在水平方向上形成具有一定宽度的网格状，该部分用于将不同像素区的第二导电层2分割开。另一个部分是水平方向上不与第一隔离结构重合的部分，该部分第二隔离结构9用于分割一个像素区内的第二导电层2为收集区7和读取区8。其水平方向的布局如图7所示。此时，由于不存在在第一隔离结构正上方的第二导电层2，在结构制造过程中，可取消第二导电层2的外沿生长，改为在形成第一隔离结构即第一隔离体之后直接在衬底表面制作浅槽隔离形成第二隔离体91，使收集区7和读取区8直接形成于衬底中像素体区1的表面。该实施例的优点在于制造工艺更加简单。
39.本发明实施例中，感光阵列的控制栅极、源极81、漏极和像素体区1（即半导体衬底中的单晶硅部分）的电学连接方式以及工作过程中的加压方式与中国专利cn107658321b所述的vps像素的电学互连方式相同。
40.本发明实施例还涉及一种成像装置，所述成像装置包括上述实施例描述的感光阵列。所述成像装置可以是采用所述感光阵列且具有成像功能的装置，例如成像装置是包括上述感光阵列的图像传感器。所述成像装置除了所述感光阵列外，还可以包括与所述感光阵列配合工作的数据处理单元和/或图像输出单元，以便于对所述感光阵列中由各个像素获得的与光生电荷有关的数据进行处理并形成图像。由于上述感光阵列可降低像素之间的串扰，同时通过向第一导电层3施加电压便于在所述感光阵列工作时对各像素的体区1进行等电位操作，所述感光阵列正面只包括收集区7和读取区8，像素尺寸可以做得较小，所述成像装置可实现较高质量的感光成像。