主动元件及显示装置的制作方法

1.本发明涉及一种主动元件及显示装置。


背景技术：

2.一般而言，电子装置中都包含有许多的主动元件。举例来说，显示装置中常包含有许多薄膜晶体管，且这些薄膜晶体管是利用在基板上沉积各种不同的薄膜(例如半导体、金属、介电层等)来形成。在显示装置中，薄膜晶体管可以设置于像素结构中，也可设置于驱动电路中。
3.随着科技的进步，各种制作工艺技术的临界尺寸(critical size)逐渐缩小。在短沟道的薄膜晶体管中，半导体靠近漏极端的横向电场很大。因此，半导体中的载流子从源极迁移至漏极时，容易受到前述横向电场的作用而获得能量，并转变为为热载流子(hot carrier)。当热载流子获得足够大的能量时，热载流子将产生碰撞游离(impact ionization)，并生成很多的电子-空穴对(electron-hole pair)。这些电子-空穴对经电场拆解后，部分载流子会进入栅极氧化层里而变成陷井电荷(trapped charge)或固定电荷(fixed charge)，进而影响薄膜晶体管的特性。而部分异性载流子则会被电场排斥靠近到源极端并累积。此时累积够多的异性载流子将会让源极的注入位能垒下降，并让电流注入更加容易，导致电流异常上升。此行为称为扭结效应(kink effect)。


技术实现要素：

4.本发明提供一种主动(有源)元件以及显示装置，能改善主动元件的扭结效应(kink effect)的问题。
5.本发明的至少一实施例提供一种主动元件。主动元件包括基板、底栅极、第一栅介电层、半导体结构、第二栅介电层、顶栅极、漏极以及源极。底栅极位于基板之上。第一栅介电层位于底栅极上。半导体结构位于第一栅介电层上，且包括漏极掺杂区、漏极轻掺杂区、沟道区以及源极掺杂区。漏极轻掺杂区直接连接于漏极掺杂区以及沟道区之间。第二栅介电层位于半导体结构上。顶栅极位于第二栅介电层上。底栅极在基板的顶面的法线方向上至少部分重叠于漏极轻掺杂区。底栅极在法线方向上不重叠于顶栅极。底栅极与
6.顶栅极分别电连接至不同的信号源。漏极电连接漏极掺杂区。源极电连接源5极掺杂区。
7.本发明的至少一实施例提供一种显示装置。显示装置包括基板、底栅极、第一栅介电层、半导体结构、第二栅介电层、顶栅极、漏极、源极以及发光元件。底栅极位于基板之上。第一栅介电层位于底栅极上。半导体结构位于
8.第一栅介电层上，且包括漏极掺杂区、漏极轻掺杂区、沟道区以及源极掺杂0区。漏极轻掺杂区直接连接于漏极掺杂区以及沟道区之间。第二栅介电层位
9.于半导体结构上。顶栅极位于第二栅介电层上。底栅极在基板的顶面的法线方向上至少部分重叠于漏极轻掺杂区。底栅极在法线方向上不重叠于顶栅极。底栅极与顶栅极
分别电连接至不同的信号源。漏极电连接漏极掺杂区。源极电连接源极掺杂区。发光元件电连接至漏极。
10.5基于上述，底电极以及漏极轻掺杂区的设置可以有效地减少扭结效应的
11.问题。
附图说明
12.图1a是本发明的一实施例的一种主动元件的俯视示意图；
13.图1b是图1a的主动元件的剖面示意图；
14.图2a是本发明的一实施例的一种主动元件的俯视示意图；
15.图2b是图2a的主动元件的剖面示意图；
16.图3a是本发明的一实施例的一种主动元件的俯视示意图；
17.图3b是图3a的主动元件的剖面示意图；
18.图4是本发明的一实施例的一种显示装置的电路示意图；
19.图5是本发明的一实施例的一种显示装置的电路示意图；
20.图6是本发明的实施例与比较例1的主动元件的漏极电流(id)与漏极电压(vd)的关系图；
21.图7是本发明的一些的主动元件的顶栅极与底栅极之间的相对位置与0i
cv
的关系图；
22.图8是本发明的实施例、比较例1与比较例2的主动元件的半导体结构的载流子迁移率衰退的比较图；
23.图9是本发明的实施例的主动元件的漏极电流(id)与漏极电压(vd)的关系图；
24.图10是本发明的一主动元件的底栅极电压vb与icv的关系图。
25.符号说明
26.1,2:显示装置
27.10,20,30:主动(有源)元件
28.100:基板
29.110:第一栅介电层
30.120:第二栅介电层
31.130:层间介电层
32.a-a’:线
33.bg:底栅极
34.bp1:第一底部
35.bp2:第二底部
36.bp3:第三底部
37.c:电容
38.chr:沟道区
39.d:漏极
40.dr:漏极掺杂区
41.i:电流
42.if:交界
43.ld:发光元件
44.ldr:漏极轻掺杂区
45.lsr:源极轻掺杂区
46.nd:法线方向
47.s:源极
48.sm:半导体结构
49.sp1:第一斜坡部
50.sp2:第二斜坡部
51.sp3:第三斜坡部
52.sr:源极掺杂区
53.sw1:第一侧壁
54.sw2:第二侧壁
55.sw3:侧壁
56.t1,t2:主动元件
57.tg:顶栅极
58.tp1:第一顶部
59.tp2:第二顶部
60.tp3:第三顶部
[0061]vdata
:数据线电压
[0062]vdd:
工作电压
[0063]vscan
:扫描线电压
[0064]vss:
共用电压
[0065]
x1,x2:水平间距
具体实施方式
[0066]
图1a是依照本发明的一实施例的一种主动元件10的俯视示意图。图1b是图1a的主动元件10的剖面示意图，其中图1b对应了图1a线a-a’的位置，为了方便说明，图1a省略绘示了主动元件10中的基板与介电层。请参考图1a与图1b，主动元件10包括基板100、底栅极bg、第一栅介电层110、半导体结构sm、第二栅介电层120、顶栅极tg、漏极d、源极s以及层间介电层130。
[0067]
基板100的材质可为玻璃、石英、有机聚合物或不透光/反射材料(例如：导电材料、金属、晶片、陶瓷或其他可适用的材料)或是其他可适用的材料。若使用导电材料或金属时，则在基板100上覆盖一层介电层(未绘示)，以避免短路问题。
[0068]
底栅极bg位于基板100之上。在本实施例中，底栅极bg直接形成于基板100上，但本发明不以此为限。在其他实施例中，底栅极bg与基板100之间还夹有缓冲层(未绘示)。在一些实施例中，底栅极bg的材料例如包括铬、金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌等金属、上述合金、上述金属氧化物、上述金属氮化物或上述的组合或其他导电材料。
[0069]
第一栅介电层110位于底栅极bg上。在一些实施例中，第一栅介电层110共形于底
栅极bg，因此第一栅介电层110具有对应于底栅极bg的突起。第一栅介电层110覆盖底栅极bg的第一侧壁sw1、相反于第一侧壁sw1的第二侧壁sw2以及顶面ts。在一些实施例中，第一栅介电层110为单层结构或多层结构，且其材料包括无机材料(例如：氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铝、其他合适的材料、或上述至少两种材料的堆叠层)、有机材料或其他合适的材料或上述的组合。
[0070]
半导体结构sm位于第一栅介电层110上，且跨过底栅极bg。半导体结构sm包括依序相连的漏极掺杂区dr、漏极轻掺杂区ldr、沟道区chr、源极轻掺杂区lsr以及源极掺杂区sr。漏极轻掺杂区ldr直接连接于漏极掺杂区dr以及沟道区chr之间。源极轻掺杂区lsr直接连接于源极掺杂区sr以及沟道区chr之间。
[0071]
当半导体结构sm为n型金属氧化物半导体(n-metal-oxide-semiconductor，nmos)时，漏极掺杂区dr、漏极轻掺杂区ldr、源极轻掺杂区lsr以及源极掺杂区sr经掺杂而为n型半导体；当半导体结构sm为p型金属氧化物半导体(p-metal-oxide-semiconductor，pmos)时，漏极掺杂区dr、漏极轻掺杂区ldr、源极轻掺杂区lsr以及源极掺杂区sr经掺杂而为p型半导体。源极轻掺杂区lsr以及源极轻掺杂区lsr的掺杂浓度小于漏极掺杂区dr以及源极掺杂区sr的掺杂浓度。举例来说，漏极掺杂区dr以及源极掺杂区sr为重掺杂区，而源极轻掺杂区lsr以及源极轻掺杂区lsr为轻掺杂区。
[0072]
在一些实施例中，通过对漏极掺杂区dr、漏极轻掺杂区ldr、源极轻掺杂区lsr以及源极掺杂区sr执行离子注入或氢等离子体处理以调整漏极掺杂区dr、漏极轻掺杂区ldr、源极轻掺杂区lsr以及源极掺杂区sr的电阻率。漏极掺杂区dr以及源极掺杂区sr的电阻率小于漏极轻掺杂区ldr以及源极轻掺杂区lsr的电阻率，且漏极轻掺杂区ldr以及源极轻掺杂区lsr的电阻率小于沟道区chr的电阻率。
[0073]
底栅极bg在基板100的顶面的法线方向nd上至少部分重叠于漏极轻掺杂区ldr，且底栅极bg在基板100的顶面的法线方向nd上至少部分重叠于漏极掺杂区dr。在一些实施例中，底栅极bg的第一侧壁sw1在法线方向nd上重叠于漏极轻掺杂区ldr，且底栅极bg的第二侧壁sw2在法线方向nd上重叠于漏极掺杂区dr。
[0074]
在一些实施例中，漏极轻掺杂区ldr包括依序相连的第一顶部tp1、第一斜坡部sp1以及第一底部bp1。第一底部bp1连接于第一斜坡部sp1与沟道区chr之间。第一斜坡部sp1对应于底栅极bg的第一侧壁sw1设置，且第一斜坡部sp1位于第一侧壁sw1与顶栅极tg之间。第一斜坡部sp1的底端与基板100之间的距离小于第一斜坡部sp1的顶端与基板100之间的距离。因此，第一底部bp1与基板100之间的距离小于第一顶部tp1与基板100之间的距离。
[0075]
在一些实施例中，漏极掺杂区dr包括依序相连的第二顶部tp2、第二斜坡部sp2以及第二底部bp2。第二斜坡部sp2连接于第二顶部tp2与第二底部bp2之间。第二顶部tp2连接于第一顶部tp1与第二斜坡部sp2之间。第二斜坡部sp2对应于底栅极bg的第二侧壁sw2设置。第二斜坡部sp2的底端与基板100之间的距离小于第二斜坡部sp2的顶端与基板100之间的距离。因此，第二底部bp2与基板100之间的距离小于第二顶部tp2与基板100之间的距离。
[0076]
在一些实施例中，沿着基板100的法线方向nd看，漏极掺杂区dr与漏极轻掺杂区ldr的交界if与底电极bg的第一侧壁sw1之间具有水平间距x1。制造半导体结构sm与底电极bg时所用的图案化制作工艺设备的临界尺寸(critical dimension，cd)为cd，而图案化制作工艺设备的公差值为ovl。在一些实施例中，水平间距x1大于0，且较佳为大于或等于cd+
ovl。
[0077]
第二栅介电层120位于半导体结构sm上。第二栅介电层120覆盖漏极掺杂区dr、漏极轻掺杂区ldr、沟道区chr、源极轻掺杂区lsr以及源极掺杂区sr。在一些实施例中，第二栅介电层120为单层结构或多层结构，且其材料包括无机材料(例如：氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铝、其他合适的材料、或上述至少二种材料的堆叠层)、有机材料或其他合适的材料或上述的组合。
[0078]
顶栅极tg位于第二栅介电层120上。顶栅极tg在基板100的顶面的法线方向nd上重叠于沟道区chr。在一些实施例中，沟道区chr是通过自对准制作工艺所定义，顶栅极tg在法线方向nd上对准沟道区chr，且顶栅极tg的长度约等于沟道区chr的长度。底栅极bg与顶栅极tg分别位于半导体结构sm的不同侧。在一些实施例中，底栅极bg在法线方向nd上不重叠于顶栅极tg。在一些实施例中，通过使底栅极bg避开沟道区chr的正下方，可以有效的减少底栅极bg与沟道区chr之间的电容值。此外，底栅极bg在法线方向nd上不重叠于沟道区chr，因此，可以减少底栅极bg上的电场对沟道区chr中的载流子的影响。
[0079]
在一些实施例中，顶栅极tg的材料例如包括铬、金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌等金属、上述合金、上述金属氧化物、上述金属氮化物或上述的组合或其他导电材料。
[0080]
在一些实施例中，沿着基板100的法线方向nd看，底电极bg的第一侧壁sw1与顶栅极tg靠近底电极bg的侧壁sw3之间具有水平间距x2。顶栅极tg与底电极bg时所用的图案化制作工艺设备的临界尺寸(critical dimension，cd)为cd，而图案化制作工艺设备的公差值为ovl。在一些实施例中，水平间距x2大于0，且较佳为大于或等于cd+ovl。
[0081]
底栅极bg与顶栅极tg分别电连接至不同的信号源。换句话说，可以对底栅极bg与顶栅极tg施加不同的电压。在一些实施例中，对底栅极bg与顶栅极tg施加相同极性或不同极性的电压信号。
[0082]
在一些实施例中，底栅极bg与漏极d之间的电场让靠近底栅极bg的轻掺杂区ldr半导体层进入空乏(depletion)，进而让原本落在沟道区chr/漏极轻掺杂区ldr界面的横向电场可有效分散至漏极轻掺杂区ldr，达到减少热载流子受到的横向电场，以减少扭结效应。
[0083]
层间介电层130位于顶栅极tg与第二栅介电层120上，且覆盖顶栅极tg。在一些实施例中，层间介电层130为单层结构或多层结构，且其材料包括无机材料(例如：氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铝、其他合适的材料、或上述至少二种材料的堆叠层)、有机材料或其他合适的材料或上述的组合。
[0084]
漏极d与源极s位于层间介电层130，且分别电连接至漏极掺杂区dr以及源极掺杂区sr。在一些实施例中，漏极d电连接至漏极掺杂区dr的第二底部bp2。
[0085]
在一些实施例中，漏极d与源极s的材料例如包括铬、金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌等金属、上述合金、上述金属氧化物、上述金属氮化物或上述的组合或其他导电材料。在一些实施例中，当半导体结构sm为n型金属氧化物半导体时，漏极d为接收电子端，且电流自漏极d流向源极s；当半导体结构sm为p型金属氧化物半导体时，漏极d为接收空穴端，且电流自源极s流向漏极d。
[0086]
图2a是依照本发明的一实施例的一种主动元件20的俯视示意图。图2b是图2a的主动元件20的剖面示意图，其中图1b对应了图2a线a-a’的位置，为了方便说明，图2a省略绘示
了主动元件20中的基板与介电层。在此必须说明的是，图2a和图2b的实施例沿用图1a和图1b的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
[0087]
图2a的主动元件20与图1a的主动元件10的主要差异在于：在主动元件20中，沿着基板100的法线方向nd看，底电极bg的第一侧壁sw1与顶栅极tg靠近底电极bg的侧壁sw3之间具有水平间距接近0(或略大于0)。
[0088]
请参考图2b，在一些实施例中，沟道区chr包括依序相连的第三顶部tp3、第三斜坡部sp3以及第三底部bp3。第三斜坡部sp3连接于第三顶部tp3与第三底部bp3之间。第三顶部tp2连接于漏极轻掺杂区ldr与第三斜坡部sp3之间。第三斜坡部sp3的底端与基板100之间的距离小于第三斜坡部sp3的顶端与基板100之间的距离。因此，第三底部bp3与基板100之间的距离小于第三顶部tp3与基板100之间的距离。
[0089]
图3a是依照本发明的一实施例的一种主动元件30的俯视示意图。图3b是图3a的主动元件30的剖面示意图，其中图3b对应了图3a线a-a’的位置为了方便说明，图3a省略绘示了主动元件30中的基板与介电层。在此必须说明的是，图2a和图2b的实施例沿用图1a和图1b的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
[0090]
图3a的主动元件30与图1a的主动元件10的主要差异在于：主动元件30的半导体结构sm不具有源极轻掺杂区lsr。在主动元件30的半导体结构sm中，沟道区chr直接连接于漏极轻掺杂区ldr与源极掺杂区sr之间。
[0091]
图4是依照本发明的一实施例的一种显示装置1的电路示意图。在此必须说明的是，图4的实施例沿用图1a和图1b的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
[0092]
请参考图4，显示装置1包括主动元件t1、主动元件t2、电容c以及发光元件ld。在本实施例中，主动元件t1例如为图1a与图1b中的主动元件10、图2a与图2b中的主动元件20或图3a与图3b中的主动元件30，因此，关于主动元件t1的具体结构可以参考图1a至图3b的相关说明，于此不再赘述。
[0093]
主动元件t1的栅极电连接至主动元件t2的其中一个漏极/源极以及电容c的其中一端。主动元件t1的源极s电连接至电容c的另一端。主动元件t2的另一个漏极/源极电连接至数据线电压v
data
。主动元件t2的栅极电连接至扫描线电压v
scan
。
[0094]
在本实施例中，主动元件t1为包含n型金属氧化物半导体(nmos)的n型金属氧化物半导体场效晶体管，主动元件t1的漏极d电连接发光元件ld的阴极。主动元件t1的源极s则是电连接共用电压v
ss
。发光元件ld的阳极电连接工作电压v
dd
。在本实施例中，在发光元件ld发光时，电流i从主动元件t1的漏极d流至主动元件t1的源极s。
[0095]
在一些实施例中，发光元件ld例如为迷你发光二极管、微型发光二极管、有机发光二极管或其他合适的发光元件。
[0096]
图5是依照本发明的一实施例的一种显示装置2的电路示意图。在此必须说明的
是，图5的实施例沿用图4的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
[0097]
图5的显示装置2与图4的显示装置1的差异在于：在图5的显示装置2中，主动元件t1为包含p型金属氧化物半导体(pmos)的p型金属氧化物半导体场效晶体管，主动元件t1的漏极d电连接发光元件ld的阳极。主动元件t1的源极s则是电连接工作电压v
dd
。发光元件ld的阴极电连接共用电压v
ss
。在本实施例中，在发光元件ld发光时，电流i从主动元件t1的源极s流至主动元件t1的漏极d。
[0098]
图6是依照本发明的实施例与比较例1的主动元件的漏极电流(id)与漏极电压(vd)的关系图。在图6中，实施例的主动元件的结构请参考图1a与图1b所示的结构，而比较例1的主动元件则是不包含底栅极的主动元件。另外，在图6的实验中，源极电压为0v。
[0099]
本文使用i
cv
来判断主动元件的扭结效应程度，其中i
cv
＝(id-id’)/id’。举例来说，vd为8v至10v时，i
cv
＝(vd为8v的id-vd为10v时的id)/vd为10v时的id。换句话说，i
cv
即为id-vd图中的斜率。一般而言，i
cv
越接近0则代表主动元件的扭结效应越小。
[0100]
请参考图6，在实施例的主动元件中，底栅极至少部分重叠于漏极轻掺杂区，且底栅极不重叠于顶栅极，因此，由图6可以看出，在8v至10v时实施例的主动元件的i
cv
较接近0。换句话说，本发明的实施例明显改善了主动元件的扭结效应。
[0101]
图7是依照本发明的一些的主动元件的顶栅极与底栅极之间的相对位置与i
cv
的关系图。在图7中，通过实验测量获得i
cv
的数值，其中横轴表示顶栅极tg的侧壁sw3(请同时参考图1a)与底栅极bg的第一侧壁sw1(请同时参考图1a)之间的相对位置，其中数值为正值代表底栅极bg延伸至顶栅极tg下方，而数值为负值代表底栅极bg远离顶栅极tg下方。在图7的数据中，底栅极bg是从无线远的位置处开始延伸。举例来说，横轴为-3，则代表底栅极bg的第二侧壁sw2(请同时参考图1a)位于无线远处，而第一侧壁sw1位于与顶栅极tg之间具有3微米水平间距处。
[0102]
另外，在图7的数据中，顶栅极tg的电压vg为3v，i
cv
是取决于漏极电压vd为8v至10v时的i
cv
(源极电压为0v)。另外，在图7的数据中，主动元件为n型金属氧化物半导体场效晶体管。
[0103]
由图7可以得知，底栅极bg延伸至漏极轻掺杂区ldr下方即可改善i
cv
。使底栅极bg进一步延伸至顶栅极tg下方(横轴数值为正值)对i
cv
的改善并不明显。然而，若使底栅极bg延伸至顶栅极tg下方，却会增加沟道区chr与底栅极bg之间的电容。因此，底栅极bg较佳为至少部分重叠于漏极轻掺杂区ldr，且不重叠于顶栅极tg。
[0104]
图8是依照本发明的实施例、比较例1与比较例2的主动元件的半导体结构的载流子迁移率衰退的比较图。在图8中，实施例的主动元件的结构请参考图1a与图1b所示的结构，比较例1的主动元件是不包含底栅极的主动元件，而比较例2则是底栅极重叠于漏极轻掺杂区、沟道区以及源极轻掺杂区的主动元件。其中实施例的顶栅极tg与底栅极bg电性独立，但比较例2的底栅极bg与顶栅极tg电性相接。
[0105]
在图8中，顶栅极tg的电压为2.5v，漏极电压vd为25v(源极电压为0v)。在温度为摄氏60度下持续操作500秒，测量实施例、比较例1以及比较例2的载流子迁移率衰退，结果如图8所示。实施例中底栅极bg给定一电压，且不与顶栅极tg电性相接，使之与漏极电压差让
轻掺杂区半导体层进入空乏。而比较例2的底栅极与顶栅极tg电性相接。
[0106]
由图8可以得知，实施例的主动元件具有较小的载流子迁移率衰退。换句话说，底栅极bg至少部分重叠于漏极轻掺杂区ldr，且不重叠于顶栅极tg，可以改善载流子迁移率衰退的问题。
[0107]
图9是依照本发明的实施例的主动元件的漏极电流(id)与漏极电压(vd)的关系图。在图9中，主动元件的顶栅极电压为5v。测量底栅极电压vb分别为+5v、0v、-4v以及-10v时的id与vd。
[0108]
在图9中，计算不同的底栅极电压vb下，vd为8v至10v时的i
cv
。当底栅极电压vb为+5v时，vd为8v至10v时的i
cv
为-11％；当底栅极电压vb为0v时，vd为8v至10v时的i
cv
为-6.5％；当底栅极电压vb为-4v时，vd为8v至10v时的i
cv
为-4％；当底栅极电压vb为-10v时，vd为8v至10v时的i
cv
为-22％。由图9可以得知，当底栅极电压vb为-4v时，i
cv
最小。换句话说，在一些实施例中，调控适合的底栅极电压可以较佳的改善扭结效应。
[0109]
图10是依照本发明的一主动元件的底栅极电压vb与i
cv
的关系图。在图10中，主动元件的结构请参考图1a与图1b所示的结构。分别对主动元件施加不同的漏极电压vd。由图10可以得知，当漏极电压vd改变时，能最佳地改善横向电场的底栅极电压vb也会跟着改变。在本实施例中主动元件中，底栅极与顶栅极分别电连接至不同的信号源，因此，可以较轻易的调整底栅极电压以改善横向电场。