一种瞬态电压抑制二极管及其制备方法与流程

文档序号:33648551发布日期:2023-03-29 06:09阅读:62来源:国知局
一种瞬态电压抑制二极管及其制备方法与流程

1.本发明涉及半导体功率器件技术领域,特别涉及一种瞬态电压抑制二极管及其制备方法。


背景技术:

2.瞬态电压抑制二极管(transient voltage suppressor,tvs)是目前普遍使用的一种二极管形式的高效瞬态电压保护器件。当tvs器件的两端受到反向瞬态高电压冲击时,它能以极短的时间将其两端的高阻抗变成低阻抗,吸收高达数千瓦的浪涌功率,使两极间的电压钳位于一个预定值,从而可以有效保护后面精密的电子元器件免受各种浪涌脉冲和静电的损坏。
3.随着集成电路的不断发展,各类集成电路的集成度不断提高,这就需求tvs芯片能与被保护的电子电路集成在同一个芯片上,这样既可以减小tvs器件与被保护模块的距离,实现更好的保护性能,又可以大大减小寄生影响,降低封装成本。而目前市场上常用tvs器件多为单个独立封装器件,难以满足实际需求。


技术实现要素:

4.本技术通过提供一种瞬态电压抑制二极管及其制备方法,解决了现有技术中tvs芯片难以与其他电子电路集成的问题,在保障芯片性能的基础上可以实现与其他电子电路集成在同一个芯片上。
5.本技术实施例提供了一种瞬态电压抑制二极管,包括:n型衬底、第一p型掺杂区、第二p型掺杂区、第一n型掺杂区、第二n型掺杂区、第三p型掺杂区、第一金属层和第二金属层;
6.所述第一p型掺杂区和所述第二p型掺杂区间隔设置于所述n型衬底上部,所述第一n型掺杂区和所述第三p型掺杂区间隔设置于所述第一p型掺杂区上部,所述第二n型掺杂区设置于所述第二p型掺杂区的上部,所述n型衬底上方设置有氧化层一,所述第一金属层和所述第二金属层间隔设置于所述氧化层一上方,所述第一金属层贯穿所述氧化层一与所述第一n型掺杂区和所述第三p型掺杂区接触,所述第二金属层贯穿所述氧化层一与所述第二n型掺杂区接触;
7.所述第一p型掺杂区和所述第二p型掺杂区的两侧分别设置有隔离沟槽,所述隔离沟槽的深度大于所述第一p型掺杂区和所述第二p型掺杂区的结深。
8.上述实施例的有益效果在于:该瞬态电压抑制二极管的第一金属层作为阳极,第二金属层作为阴极,两者均位于芯片正面,可以实现与其他被保护模块集成在同一个芯片上,其加工工艺可与cmos工艺相兼容,制造工艺简单易行。该瞬态电压抑制二极管采用沟槽隔离技术,减小占用面积,可大幅缩小器件尺寸,从而减小器件的电容,同时隔离槽可以将有源区分隔开来,防止有源区之间横向电场的干扰。第一n型掺杂区和第三p型掺杂区通过贯穿氧化层一的开孔在上表面连接第一金属层,形成共阳极结构,可以有效提高器件的浪
涌电流和抗静电能力。
9.在上述实施例基础上,本技术可进一步改进,具体如下:
10.在本技术其中一个实施例中,所述隔离沟槽内壁设置有氧化层二,所述隔离沟槽内填充有多晶硅。
11.在本技术其中一个实施例中,所述隔离沟槽的宽深比为1:10~1:20。
12.在本技术其中一个实施例中,第三p型掺杂区浓度小于第一p型掺杂区浓度。
13.本技术实施例还提供了一种如前述的瞬态电压抑制二极管的制备方法,包括以下步骤:
14.s1:在所述n型衬底上生长所述氧化层一;
15.s2:在所述氧化层一上光刻显影并刻蚀出四个所述隔离沟槽;
16.s3:在所述隔离沟槽内壁表面生长所述氧化层二,再用多晶硅对所述隔离沟槽进行填充,在所述隔离沟槽上方淀积一层teos氧化层作为层间介质层;
17.s4:在相邻所述隔离沟槽之间正面光刻出所述第一p型掺杂区和所述第二p型掺杂区的窗口一,沿所述窗口一进行b杂质注入与退火,形成所述第一p型掺杂区和所述第二p型掺杂区;
18.s5:正面光刻出所述第一n型掺杂区和所述第二n型掺杂区的窗口二,沿所述窗口二进行ph杂质注入与退火,形成所述第一n型掺杂区和所述第二n型掺杂区;
19.s6:正面光刻出所述第三p型掺杂区的窗口三,沿所述窗口三进行b杂质注入与退火,形成所述第三p型掺杂区;
20.s7:在所述第一n型掺杂区、第三p型掺杂区、第二n型掺杂区上光刻开出接触孔,在第一n型掺杂区和第三p型掺杂区上表面蒸发或淀积al形成第一金属层,在第二n型掺杂区开孔的上表面蒸发或淀积al形成第二金属层。
21.在本技术其中一个实施例中,所述步骤s3生长所述氧化层二之前还需在所述隔离沟槽内壁表面做牺牲氧化处理。去除沟槽刻蚀对硅表面带来的晶格损伤,之后再去除牺牲氧化。
22.在本技术其中一个实施例中,所述步骤s4中,所述退火温度为1100℃~1200℃,退火时间为2~4h。
23.在本技术其中一个实施例中,所述步骤s5中,所述退火温度为950℃~1050℃,退火时间为40~80min。
24.本技术实施例中提供的一个或多个技术方案,至少具有如下技术效果或优点:
25.1.该瞬态电压抑制二极管的第一金属层作为阳极,第二金属层作为阴极,两者均位于芯片正面,可以实现与其他被保护模块集成在同一个芯片上,其加工工艺可与cmos工艺相兼容,制造工艺简单易行。
26.2.该瞬态电压抑制二极管采用沟槽隔离技术,减小占用面积,可大幅缩小器件尺寸,从而减小器件的电容,同时隔离槽可以将有源区分隔开来,防止有源区之间横向电场的干扰。
27.3.该瞬态电压抑制二极管的第一n型掺杂区和第三p型掺杂区通过贯穿氧化层一的开孔在上表面连接第一金属层,形成共阳极结构,工作时电子和空穴两种载流子均参与导电过程,电流密度显著提高,可以有效提高器件的浪涌电流和抗静电能力。
附图说明
28.为了更清楚地说明本发明具体实施方式或现有技术中的技术方案,下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍。在所有附图中,类似的元件或部分一般由类似的附图标记标识。附图中,各元件或部分并不一定按照实际的比例绘制。
29.图1为本发明一种瞬态电压抑制二极管的结构示意图;
30.其中,1.n型衬底、2.第一p型掺杂区、3.第二p型掺杂区、4.第一n型掺杂区、5.第二n型掺杂区、6.第三p型掺杂区、7.第一金属层、8.第二金属层、9.氧化层一、10.氧化层二、11.多晶硅。
具体实施方式
31.下面结合具体实施方式,进一步阐明本发明,应理解这些实施方式仅用于说明本发明而不用于限制本发明的范围,在阅读了本发明之后,本领域技术人员对本发明的各种等价形式的修改均落于本技术所附权利要求所限定的范围。
32.应注意到:相似的标号和字母在下面的附图中表示类似项,因此,一旦某一项在一个附图中被定义,则在随后的附图中不需要对其进行进一步定义和解释。
33.在本发明的描述中,需要说明的是,术语“竖直”、“外周面”等指示的方位或位置关系为基于附图所示的方位或位置关系,或者是该发明产品使用时惯常摆放的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。此外,术语“第一”、“第二”、“第三”等仅用于区分描述,而不能理解为指示或暗示相对重要性。
34.在本发明的描述中,还需要说明的是,除非另有明确的规定和限定,术语“设置”、“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本发明中的具体含义。
35.在本发明的描述中,对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且,描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外,在不相互矛盾的情况下,本领域的技术人员可以将本发明描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
36.本技术实施例通过提供一种瞬态电压抑制二极管及其制备方法,解决了现有技术中tvs芯片难以与其他电子电路集成的问题,在保障芯片性能的基础上可以实现与其他电子电路集成在同一个芯片上。
37.本技术实施例中的技术方案为解决上述问题,总体思路如下:
38.实施例1:
39.如图1所示,一种瞬态电压抑制二极管,包括:n型衬底1、第一p型掺杂区2、第二p型掺杂区3、第一n型掺杂区4、第二n型掺杂区5、第三p型掺杂区6、第一金属层7和第二金属层8;
40.第一p型掺杂区2和第二p型掺杂区3间隔设置于n型衬底1上部,第一n型掺杂区4和第三p型掺杂区6间隔设置于第一p型掺杂区2上部,第二n型掺杂区5设置于第二p型掺杂区3
的上部,n型衬底1上方设置有氧化层一9,第三p型掺杂区6浓度小于第一p型掺杂区2浓度,第一金属层7和第二金属层8间隔设置于氧化层一9上方,第一金属层7贯穿氧化层一9与第一n型掺杂区4和第三p型掺杂区6接触,第二金属层8贯穿氧化层一9与第二n型掺杂区5接触;
41.第一p型掺杂区2和第二p型掺杂区3的两侧分别设置有隔离沟槽,隔离沟槽的深度大于第一p型掺杂区2和第二p型掺杂区3的结深,隔离沟槽内壁设置有氧化层二10,隔离沟槽内填充有多晶硅11,隔离沟槽的宽深比为1:10~1:20。
42.实施例2:
43.一种如实施例1所述的瞬态电压抑制二极管的制备方法,如图1所示,包括以下步骤:
44.s1:在n型衬底1上生长氧化层一9。
45.n型衬底1,采用as或ph作为掺杂杂质,电阻率为0.03~0.08ω.cm。
46.s2:在氧化层一9上光刻显影并刻蚀出四个隔离沟槽。
47.具体为:在氧化层上涂光刻胶,光刻显影确定隔离沟槽的位置,采用各向异性好的反应离子刻蚀(rie)技术进行隔离沟槽刻蚀,隔离沟槽深度在6~10μm,隔离沟槽的宽深比一般在1:10~1:20。去除光刻胶,然后在隔离沟槽表面做牺牲氧化,去除隔离沟槽刻蚀对硅表面带来的晶格损伤,再去除牺牲氧化。
48.s3:在隔离沟槽内壁表面生长氧化层二10,再用多晶硅11对隔离沟槽进行填充,在隔离沟槽上方淀积一层teos氧化层作为层间介质层。
49.具体为:在隔离沟槽表面生长一层氧化层二10,再用多晶硅11对隔离沟槽进行填充,保证隔离沟槽顶部闭合,再干法去除表面的多晶硅11,然后再淀积一层teos氧化层,作为后续金属层与多晶硅之间的介质层,防止金属与多晶硅直接接触而造成短路。。
50.s4:在相邻隔离沟槽之间正面光刻出第一p型掺杂区2和第二p型掺杂区3的窗口一,沿窗口一进行b杂质注入与退火,形成第一p型掺杂区2和第二p型掺杂区3。
51.其中:注入能量为80~100kev,注入剂量为5e14~1e15cm-2,注入角度为7度角,退火温度为1100℃~1200℃,时间为2~4h,结深为3~5μm。退火同时会长一层薄氧化层。
52.s5:正面光刻出第一n型掺杂区4和第二n型掺杂区5的窗口二,沿窗口二进行ph杂质注入与退火,形成第一n型掺杂区4和第二n型掺杂区5。
53.其中,注入能量为60~80kev,注入剂量为1e15~1e16cm-2,注入角度为7度角,退火温度为950℃~1050℃,时间为40~80min,结深为1~3μm。退火同时会长一层薄氧化层。
54.s6:正面光刻出第三p型掺杂区6的窗口三,沿窗口三进行b杂质注入与退火,形成第三p型掺杂区6。
55.其中,注入能量为60kev,注入剂量为5e13~1e14cm-2,注入角度为7度角,退火温度为900℃,时间30min。
56.s7:在第一n型掺杂区4、第三p型掺杂区6、第二n型掺杂区5上光刻开出接触孔,在第一n型掺杂区4和第三p型掺杂区6上表面蒸发或淀积al形成第一金属层7,在第二n型掺杂区5开孔的上表面蒸发或淀积al形成第二金属层8。
57.其中,第一金属层7作为阳极,第二金属层8作为阴极。
58.上述本技术实施例中的技术方案,至少具有如下的技术效果或优点:
59.1.该瞬态电压抑制二极管的第一金属层作为阳极,第二金属层作为阴极,两者均位于芯片正面,可以实现与其他被保护模块集成在同一个芯片上,其加工工艺可与cmos工艺相兼容,制造工艺简单易行。
60.2.该瞬态电压抑制二极管采用沟槽隔离技术,减小占用面积,可大幅缩小器件尺寸,从而减小器件的电容,同时隔离槽可以将有源区分隔开来,防止有源区之间横向电场的干扰。
61.3.该瞬态电压抑制二极管的第一n型掺杂区和第三p型掺杂区通过贯穿氧化层一的开孔在上表面连接第一金属层,形成共阳极结构,可以有效提高器件的浪涌电流和抗静电能力。
62.尽管上面已经示出和描述了本发明的实施例,可以理解的是,上述实施例是示例性的,不能理解为对本发明的限制,本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
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