封装结构及其制作方法与流程

1.本发明涉及半导体封装技术领域，尤其涉及一种封装结构及其制作方法。


背景技术：

2.随着半导体行业的快速发展，扇出型晶圆级封装(fan-out wafer level package，fowlp)的封装结构广泛应用于半导体行业中。扇出型晶圆级封装的主要优势为高密度集成，封装产品尺寸小，产品性能优越，信号传输频率快等。
3.以2.5d芯片封装为例，现有技术中的2.5d ic封装是将至少两颗芯片通过扇出型封装技术集成为扇出单元，将扇出单元封装在基板上。但是，当扇出单元面积增加的时候，在扇出单元底部填充的过程中，扇出单元底部形成空洞及分层等风险也会随之增加，尤其是在扇出单元底部的中间位置，这带来了封装结构短路及可靠性不良等问题。


技术实现要素：

4.本发明的目的在于提供一种封装结构及其制作方法，以降低底部填充胶在基板和预塑封单元之间的填充区域形成空洞的风险，提高封装结构可靠性。
5.为实现上述发明目的，本发明提供一种封装结构，包括相互电性连接的基板及预塑封单元，以及填充于所述基板及所述预塑封单元之间的填充区域内的底部填充胶，所述预塑封单元包括芯片组件及封装所述芯片组件的塑封体，其中，所述预塑封单元还包括贯穿所述塑封体的通孔，所述通孔连通所述填充区域。
6.进一步的，所述芯片组件包括多个芯片，多个芯片排列形成芯片阵列，所述塑封体填充于所述芯片阵列的外轮廓内部的第一区域及所述外轮廓外部的第二区域，所述通孔位于所述第一区域。
7.进一步的，所述芯片阵列的外轮廓呈规则形状，所述通孔位于规则形状的中心位置。
8.进一步的，所述芯片阵列的外轮廓呈立方体结构。
9.进一步的，所述通孔与所述芯片间隔分布。
10.进一步的，所述多个芯片的尺寸均相同，或者，所述多个芯片的至少部分尺寸不同。
11.进一步的，所述预塑封单元包括两个及以上数量的多个芯片及一个通孔，所述第一区域为多个芯片之间的区域，所述通孔位于所述第一区域内。
12.进一步的，所述预塑封单元包括两个及以上数量的多个芯片及多个通孔，所述第一区域为多个芯片之间的区域，所述多个通孔间隔分布于所述第一区域内。
13.进一步的，所述多个通孔的尺寸均相同，或者，所述多个通孔的至少部分尺寸不同。
14.进一步的，所述底部填充胶填充至少部分所述通孔。
15.进一步的，所述芯片组件包括相互电性连接的芯片及再布线层，所述再布线层远
离所述芯片的一端通过导电连接件与所述基板电性连接。
16.本发明提供一种封装结构的制作方法，包括：
17.于预塑封单元上形成通孔，所述通孔贯穿所述预塑封单元中的塑封体；
18.电性连接基板及所述预塑封单元；
19.于所述通孔内注入底部填充胶，所述底部填充胶延伸至所述基板及所述预塑封单元之间的填充区域内。
20.进一步的，于预塑封单元上形成通孔，具体包括：
21.利用激光工艺，于所述塑封体内制作形成所述通孔。
22.进一步的，于预塑封单元上形成通孔，具体包括：
23.于载板上制作所述预塑封单元的芯片组件，并在所述载板上预留出所述通孔位置；
24.将塑封模具放置于所述芯片组件上表面，所述塑封模具包括与预留的通孔位置相应的遮挡柱，使得所述遮挡柱对应所述预留的通孔位置放置；
25.制作形成所述塑封体，使得所述塑封体覆盖所述芯片组件；
26.去除所述塑封模具，于所述塑封体内形成所述通孔。
27.进一步的，于预塑封单元上形成通孔，具体包括：
28.于载板上制作可溶性柱体；
29.于所述可溶性柱体周侧制作所述预塑封单元的芯片组件，所述可溶性柱体的上表面不低于所述芯片组件的上表面；
30.将塑封模具放置于所述可溶性柱体的上表面，制作形成所述塑封体，使得所述塑封体覆盖所述芯片组件；
31.利用溶剂清洗所述可溶性柱体，于所述塑封体内形成所述通孔。
32.本发明的有益效果在于：在预塑封单元内设置贯穿塑封体的通孔，在后续底部填充胶的填充工艺中，可于该通孔处进行底部填充胶的填充，即可缩短底部填充胶在基板和预塑封单元之间的填充区域内的流动距离，降低底部填充胶在基板和预塑封单元之间的填充区域形成空洞、分层等风险，提高点胶效率。
附图说明
33.图1为本发明一实施例中的封装结构的结构示意图；
34.图2为本发明一实施例中的封装结构以芯片侧表面处的截面俯视图(两个芯片和一个通孔)；
35.图3为本发明一实施例中的封装结构以芯片侧表面处的截面俯视图(四个芯片和一个通孔)；
36.图4为本发明另一实施例中的封装结构以芯片侧表面处的截面俯视图(四个芯片和一个通孔)；
37.图5为本发明一实施例中的封装结构以芯片侧表面处的截面俯视图(四个芯片和三个通孔)；
38.图6为本发明一实施例中的封装结构的制作方法流程示意图；
39.图7为本发明实施例1中的封装结构的制作方法流程示意图；
40.图8a～图8f为本发明实施例1中的对应封装结构制作方法工艺步骤的结构示意图；
41.图9为本发明实施例2中的封装结构的制作方法流程示意图；
42.图10a～图10c为本发明实施例2中的对应封装结构制作方法工艺步骤的结构示意图；
43.图11为本发明实施例3中的封装结构的制作方法流程示意图；
44.图12a～图12d为本发明实施例3中的对应封装结构制作方法工艺步骤的结构示意图。
具体实施方式
45.为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明具体实施方式及相应的附图对本发明技术方案进行清楚、完整地描述。显然，所描述的实施方式仅是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。
46.下面详细描述本发明的实施方式，实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
47.为方便说明，本文使用表示空间相对位置的术语来进行描述，例如“上”、“下”、“后”、“前”等，用来描述附图中所示的一个单元或者特征相对于另一个单元或特征的关系。空间相对位置的术语可以包括设备在使用或工作中除了图中所示方位以外的不同方位。例如，如果将图中的装置翻转，则被描述为位于其他单元或特征“下方”或“上方”的单元将位于其他单元或特征“下方”或“上方”。因此，示例性术语“下方”可以囊括下方和上方这两种空间方位。
48.如图1-5所示，本发明一实施例提供一种封装结构，包括相互电性连接的基板1及预塑封单元2，以及填充于基板1及预塑封单元2之间的填充区域a内的底部填充胶3，预塑封单元2包括芯片组件21及封装芯片组件21的塑封体22，其中，预塑封单元2还包括贯穿塑封体22的通孔23，通孔23连通填充区域a。
49.基板1具有上表面及与基板上表面相背的下表面。
50.在一实施例中，基板1为金属基板，是指由金属薄板、绝缘介质层和铜(或铝)箔复合制成的金属基覆铜板，用于连接上层芯片和下层电路板，以实现芯片内部与外部电路电性连接的作用。
51.当然，基板1的材料或种类也不限于此，可以为铝基板，也可以为多层金属层和介质层制作形成的再布线层结构。
52.芯片组件21包括相互电性连接的芯片211及再布线层212，再布线层212远离芯片211的一端通过导电连接件4与基板1电性连接。
53.具体的，再布线层212包括若干层介质层和设置于其内的金属层，再布线层212具有上表面及与再布线层上表面相背的下表面，其上表面和下表面均设置有多个金属电极，即再布线层212的下表面侧的金属电极处设置导电连接件4，并通过该导电连接件4与基板1实现电性连接。
54.在一实施例中，导电连接件4为金属焊球。对于金属焊球的制作材料，本发明在此不作限制，可以为锡球、或铜球或其他可用于导电的材料。
55.当然，导电连接件4也可以为金属柱，比如铜柱等。导电连接件4的材料和形状，本发明均不作限制，保证再布线层212和基板1之间的电性连接的性能即可。
56.芯片211设置于再布线层212上表面并与再布线层212电性连接。具体的，芯片211具有设置有焊盘的功能面以及与功能面相对的非功能面，芯片211的功能面朝向再布线层212设置，在芯片211功能面的焊盘上设置金属柱或金属焊球，通过倒装焊工艺，将该金属柱或金属焊球与再布线层212上表面的金属电极焊接，实现芯片211与再布线层212之间的电性连接。
57.进一步的，在芯片211与再布线层212之间的焊接区域处还设置有芯片底部填充胶，用以加固芯片211与再布线层212之间的焊接性，有效减少芯片211与再布线层212之间的金属柱或金属焊球在后期工艺制程中因为热膨胀系数不同而发生应力冲击等问题。
58.更具体的，芯片组件21包括多个芯片211，多个芯片211排列形成芯片阵列，塑封体22以环氧树脂为基体，添加有固化剂、偶联剂等添加剂，其填充于芯片阵列的外轮廓b内部的第一区域b1及外轮廓b外部的第二区域b2，即其覆盖芯片211上表面和侧表面以及再布线层221未被遮蔽的上表面。塑封体22具有覆盖芯片211的上表面。
59.这里需要说明的是，芯片阵列的外轮廓b为芯片阵列形成的整体轮廓，第一区域b1为芯片阵列内多个芯片211之间间隔的区域，第二区域b2为芯片阵列整体外侧的区域，外轮廓b将塑封体22分成填充于芯片阵列内部区域的塑封体22和填充芯片阵列整体外侧区域的塑封体22。
60.通孔23位于第一区域b1，且通孔23贯穿塑封体22并连通预塑封单元2与基板1之间的填充区域a，即通孔23连通塑封体22的上表面和再布线层212的下表面。
61.在一实施例中，多个芯片211排列形成的芯片阵列的外轮廓b呈规则形状，以提高芯片211的集成度，且通孔23位于该规则形状的中心位置。由于填充区域a位于该规则形状的下方，将通孔23设置于该规则形状的中心位置，在后续于通孔23处进行底胶填充时，可提高底部填充胶3的填充均匀性。
62.这里需要说明的是，中心位置不是绝对的中心，可存在一定的误差范围，通孔23的设置在不损坏芯片211的前提下，位于外轮廓b的中心位置处。
63.具体的，芯片阵列的外轮廓b呈立方体结构。
64.具体的，通孔23为圆柱体结构。
65.更具体的，通孔23与芯片211间隔分布。
66.在其他实施例中，芯片阵列的外轮廓b也可呈棱形结构或是其他不规则形状，通孔23也可为立方体结构或其他形状，通孔23也不局限于位于外轮廓b内的中心位置，只需保证通孔23位于外轮廓b内部的第一区域b1内，且与芯片211间隔分布即可。
67.具体的，多个芯片211的尺寸均相同，或者，多个芯片211的至少部分尺寸相同。
68.一实施例中，预塑封单元2包括两个及以上数量的多个芯片211及一个通孔23，第一区域b1为多个芯片211之间的区域，通孔23位于第一区域b1内。
69.如图2所示，一实施例的预塑封单元2包括两个芯片211和一个通孔23，两个芯片211尺寸相同，并排列形成芯片阵列，该芯片阵列的外轮廓b呈长方体结构。塑封体22填充于
该芯片阵列的外轮廓b内部的第一区域b1及外轮廓b外部的第二区域b2。
70.通孔23位于第一区域b1内。
71.具体的，通孔23位于外轮廓b的中心位置处。利用通孔23进行底部填充胶3的注入，底部填充胶3可从通孔23的底部朝各个方向顺延流至预塑封单元2与基板1之间的填充区域a，将该填充区域a填充完整，缩短底部填充胶3在填充区域a内的流动距离，降低底部填充胶3在预塑封单元2与基板1之间的填充区域a形成空洞、分层等风险。
72.如图3所示，一实施例的预塑封单元2包括四个芯片211和一个通孔23，其中一个芯片211设置于一侧，另外三个芯片211并排设置于另一侧，四个芯片211的至少部分尺寸相同。四个芯片211排列形成芯片阵列，该芯片阵列的外轮廓b呈长方体结构。塑封体22填充于该芯片阵列的外轮廓b内部的第一区域b1及外轮廓b外部的第二区域b2。
73.通孔23位于第一区域b1内。
74.具体的，通孔23位于外轮廓b的中心位置。同样的，利用通孔23进行底部填充胶3的注入，底部填充胶3可从通孔23的底部朝各个方向顺延流至预塑封单元2与基板1之间的填充区域a，将该填充区域a填充完整，缩短底部填充胶3在填充区域a内的流动距离。
75.如图4所示，另一实施例的预塑封单元2包括四个芯片211和一个通孔23，与图3中结构不同的是，本实施例中四个芯片211尺寸相同，且四个芯片211中每两个芯片211均相邻设置，每个芯片211的长侧表面均与另一个芯片211的短侧表面相邻。四个芯片211排列形成芯片阵列，由于四个芯片211尺寸相同，该芯片阵列的外轮廓b呈正方体结构。塑封体22填充于该芯片阵列的外轮廓b内部的第一区域b1及外轮廓b外部的第二区域b2。
76.通孔23位于第一区域b1内。
77.具体的，通孔23位于外轮廓b的中心位置。同样的，利用通孔23进行底部填充胶3的注入，底部填充胶3可从通孔23的底部朝各个方向顺延流至预塑封单元2与基板1之间的填充区域a，将该填充区域a填充完整，缩短底部填充胶3在填充区域a内的流动距离。
78.一实施例中，预塑封单元2包括两个及以上数量的多个芯片211及多个通孔23，第一区域b1为多个芯片211之间的区域，多个通孔23间隔分布于第一区域b1内。
79.多个通孔23的尺寸均相同，或者，多个通孔23的至少部分尺寸不同。
80.如图5所示，一实施例的预塑封单元2包括四个芯片211和三个通孔23，其中一个芯片211设置于一侧，另外三个芯片211并排设置于另一侧，四个芯片211的至少部分尺寸相同。四个芯片211排列形成芯片阵列，该芯片阵列的外轮廓b呈长方体结构。塑封体22填充于该芯片阵列的外轮廓b内部的第一区域b1及外轮廓b外部的第二区域b2。
81.三个通孔23间隔分布于第一区域b1内。
82.具体的，第一区域b1包括一个第一子区域b1和两个第二子区域b2，如图中虚线框所示，第一子区域b1于芯片侧表面处的截面呈梯形，第二子区域b2于芯片侧表面处的截面呈矩形。其中一个通孔23位于第一子区域b1的中心位置，另两个通孔23分别位于两个第二子区域b2的中心位置。同样的，利用通孔23进行底部填充胶3的注入，底部填充胶3可从通孔23的底部朝各个方向顺延流至预塑封单元2与基板1之间的填充区域a，将该填充区域a填充完整，缩短底部填充胶3在填充区域a内的流动距离。
83.更具体的，位于第二子区域b2中心位置处的两个通孔23尺寸相同，且小于位于第一子区域b1中心位置处的一个通孔23的尺寸。
84.本发明对芯片211的尺寸、芯片211性能、芯片211数量及芯片211的排布方式不作限制，对通孔23的数量、形状及设置位置也不作限制，可根据产品实际需求进行调整，通孔23位于第一区域b1内即可。
85.进一步的，底部填充胶3填充于预塑封单元2和基板1之间的填充区域a。
86.具体的，底部填充胶3主要为聚酰亚胺、硅胶及环氧树脂中的至少一种或多种材料，利用通孔23，从通孔23处添加底部填充胶3，使得底部填充胶3通过通孔23流入并扩散至填充区域a内，即将填充区域a填充完整，覆盖导电连接件4周侧区域，从而达到加固预塑封单元2与基板1之间焊接性的目的。相比于现有技术中从填充区域a周侧添加底部填充胶3的方式，本发明从通孔23处点胶，缩短胶水流动距离，能够降低底部填充胶3在预塑封单元2与基板1之间的填充区域a内形成空洞、分层等风险，并且提高了点胶效率。
87.更具体的，底部填充胶3还填充于通孔23内部分区域。
88.进一步的，控制于通孔23处注入的底部填充胶3的胶体量，使得底部填充胶3溢出于填充区域a的溢出长度l小于1.5mm，以避免溢胶污染到基板1上表面贴装的其他一些被动元件。
89.本发明还提供一种封装结构的制作方法，如图6所示，制作方法包括：
90.s1：于预塑封单元上形成通孔，通孔贯穿预塑封单元中的塑封体。
91.s2：电性连接基板及预塑封单元。
92.s3：于通孔内注入底部填充胶，底部填充胶延伸至基板及预塑封单元之间的填充区域内。
93.本发明提供以下三种实施例对封装结构的制作方法进行具体说明。
94.实施例1
95.如图7和图8a～8f所示，为本发明实施例1中所提供的一种封装结构的制作方法流程示意图以及对应于制作步骤中的结构示意图。
96.s11：于载板5上制作预塑封单元2的芯片组件21。
97.一实施例中，芯片组件21包括相互电性连接的芯片211及再布线层212。
98.如图8a所示，先于载板5上制作再布线层212。
99.如图8b所示，利用倒装焊工艺，将多个芯片211的功能面通过金属柱或金属焊球焊接于再布线层212的上表面，实现与再布线层212的电性连接。
100.进一步的，在芯片211下表面周侧区域填充芯片底部填充胶，使得该胶体填充芯片211与再布线层212之间的焊接区域。
101.s12：将塑封模具放置于芯片组件21上表面，制作形成塑封体22，使得塑封体22覆盖芯片组件21，如图8c所示。
102.具体的，多个芯片211排列形成芯片阵列，塑封体22填充于芯片阵列的外轮廓内部的第一区域及外轮廓外部的第二区域。
103.s13：利用激光工艺，于塑封体22内制作形成通孔23，如图8d所示，使得通孔23连通塑封体22的上表面和芯片组件21下表面。
104.具体的，利用激光工艺，于第一区域内制作形成通孔23。
105.更具体的，利用激光工艺，于芯片阵列的外轮廓的中心位置处制作形成通孔23。
106.在本发明其他实施例中，也可利用其他方式在第一区域内制作通孔23，比如电钻
等机械方式，在不伤害封装结构的前提下制作形成通孔23。
107.s14：将芯片组件21与载板5解键合，并提供基板1，将芯片组件21通过导电连接件4设置于基板1上表面。
108.如图8e所示，于再布线层212下表面的金属电极处制作导电连接件4，再将再布线层212通过该导电连接件4焊接于基板1上方，实现与基板1之间的电性连接。
109.当然，为更便于实际的工艺制作，也可先在再布线层212下表面的金属电极处制作导电连接件4，然后再利用激光工艺，于第一区域内制作形成通孔23。
110.s15：于通孔23处进行底部填充胶3的注入，如图8f所示。
111.具体的，于通孔23进行底部填充胶3的注入，缩短底部填充胶3在预塑封单元2与基板1之间的填充区域a内的流动距离，底部填充胶3可从通孔23的底部往周侧顺延填充至该填充区域a，即完全覆盖导电连接件4周侧区域，降低底部填充胶3在预塑封单元2与基板1之间的填充区域a内形成空洞、分层等风险，并且提高点胶效率，制作形成如图1所示的封装结构。
112.更具体的，控制于通孔23处注入的底部填充胶3的胶体量，使得底部填充胶3溢出于填充区域a的溢出长度l小于1.5mm，以避免溢胶污染到基板1上表面贴装的其他一些被动元件。
113.实施例2
114.如图9所示，为本发明实施例2中的一种封装结构的制作方法流程示意图，具体包括步骤：
115.s21：于载板5上制作预塑封单元2的芯片组件21，并在载板5上预留出通孔23位置。
116.一实施例中，芯片组件21包括相互电性连接的芯片211及再布线层212。
117.如图10a所示，先于载板5上制作再布线层212，并在载板5上预留出通孔23的位置。
118.如图10b所示，利用倒装焊工艺，将多个芯片211的功能面通过金属柱或金属焊球焊接于再布线层212的上表面，实现与再布线层212的电性连接。
119.进一步的，在芯片211下表面周侧区域填充芯片底部填充胶，使得该胶体填充芯片211与再布线层212之间的焊接区域。
120.具体的，多个芯片211排列形成芯片阵列，控制在载板5上预留的位置位于芯片阵列的外轮廓内部的第一区域内。
121.更具体的，控制在载板5上预留的位置位于芯片阵列形成外轮廓的中心位置处。
122.s22：将塑封模具6放置于芯片组件21上表面，塑封模具6包括与预留的通孔23位置相应的遮挡柱61，使得遮挡柱61对应预留的通孔23位置放置，如图10c所示。
123.遮挡柱61的截面尺寸可小于制作再布线层212时预留的通孔位置尺寸，以防止放置塑封模具6时遮挡柱61对再布线层212造成破坏、损伤。具体的，遮挡柱61的形状和尺寸可根据需要实际制作形成的通孔23的形状和尺寸进行调整。
124.s23：制作形成塑封体22，使得塑封体22覆盖芯片组件21。
125.s24：去除塑封模具6，于塑封体22内形成通孔23，制作形成的封装结构如图8d所示。
126.s25：将芯片组件21与载板5解键合，并提供基板1，将芯片组件21通过导电连接件4设置于基板1上表面，如图8e所示，实现芯片组件21与基板1之间的电性连接。
127.s26：于通孔23处进行底部填充胶3的注入，如图8f所示。
128.同样的，控制于通孔23处添加的底部填充胶3的胶体量，使得底部填充胶3溢出于填充区域a的溢出长度l小于1.5mm，以避免溢胶污染到基板1上表面贴装的其他一些被动元件，制作形成如图1所示的封装结构。
129.实施例3
130.如图11所示，为本发明实施例3中的一种封装结构的制作方法流程示意图，具体包括步骤：
131.s31：于载板5上制作可溶性柱体7，如图12a所示。
132.具体的，控制可溶性柱体7的制作位置位于后续工艺中多个芯片22形成的芯片阵列外轮廓内的第一区域内。
133.更具体的，控制可溶性柱体7的制作位置位于后续工艺中多个芯片22形成的芯片阵列外轮廓的中心位置。
134.可溶性柱体7的制作材料为可在酸、碱溶液或特定溶剂中溶解的材料，方便后续制程中将该可溶性柱体7清除。
135.s32：于可溶性柱体7周侧制作预塑封单元2的芯片组件21，可溶性柱体7的上表面不低于芯片组件21的上表面。
136.一实施例中，芯片组件21包括相互电性连接的芯片211及再布线层212。
137.如图12b所示，先于所述可溶性柱体7周侧制作再布线层212。
138.如图12c所示，利用倒装焊工艺，将多个芯片211的功能面通过金属柱或金属焊球焊接于再布线层212的上表面，实现与再布线层212的电性连接。
139.进一步的，在芯片211下表面周侧区域填充芯片底部填充胶，使得该胶体填充芯片211与再布线层212之间的焊接区域。
140.s33：将塑封模具放置于可溶性柱体7的上表面，制作形成塑封体22，使得塑封体22覆盖芯片组件21，如图12d所示。
141.s34：利用溶剂清洗可溶性柱体7，于塑封体22内形成通孔23，制作形成图8d所示的结构。
142.s35：将芯片组件21与载板5解键合，并提供基板1，将芯片组件21通过导电连接件4设置于基板1上表面，如图8e所示，实现芯片组件21与基板1之间的电性连接。
143.s36：于通孔23处进行底部填充胶3的注入，如图8f所示。
144.同样的，控制于通孔23处添加的底部填充胶3的胶体量，使得底部填充胶3溢出于填充区域a的溢出长度l小于1.5mm，以避免溢胶污染到基板1上表面贴装的其他一些被动元件，制作形成如图1所示的封装结构。
145.综上所述，本发明在预塑封单元内设置贯穿塑封体的通孔，在后续底部填充胶的填充工艺中，可于该通孔处进行底部填充胶的填充，即可缩短底部填充胶在基板和预塑封单元之间的填充区域内的流动距离，降低底部填充胶在基板和预塑封单元之间的填充区域形成空洞、分层等风险，提高点胶效率。另外，本发明制作形成的通孔位于芯片之间间隔的区域内，不会对芯片造成破坏，提高封装结构的可靠性。
146.应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说
明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
147.上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。