耗尽型沟槽晶体管的制作方法

1.本技术涉及半导体技术领域，具体涉及一种耗尽型沟槽晶体管。


背景技术：

2.dmos(double diffusion metal-oxide-semiconductor,双扩散mos金属氧化物场效应晶体管)主要有两种类型，分别为vdmos(垂直双扩散金属氧化物半导体场效应管)和ldmos(横向双扩散金属氧化物半导体场效应管。其中，vdmos的沟道存在于沟槽的侧壁上，栅极形成于沟槽中，从源极向漏极延伸。与ldmos晶体管结构相比，具有较低的导通电阻。
3.dmos还分为增强型和耗尽型两种。以n型沟道晶体管为例，增强型mos管在零栅偏压的情况下，不存在沟道，只有在栅偏电压大于沟道开启电压时，才能形成沟道，使得晶体管导通。而对于耗尽型晶体管，在栅极偏压为0v时，就存在沟道，晶体管处于常开状态，需要在栅极上施加负偏压，才能使得晶体管关断。耗尽型晶体管为了实现零偏压的常开状态，需要在体区内形成一反型层作为沟道。
4.在vdmos结构下，形成反型层的工艺难度较大，反型层的结深、掺杂浓度的控制难度较大，形成的耗尽型vdmos的性能还有待进一步提高。


技术实现要素：

5.鉴于此，本技术提供一种耗尽型沟槽晶体管，以提高现有的耗尽型沟槽晶体管的可靠性。
6.本技术还提供一种耗尽型沟槽晶体管，包括：衬底；位于所述衬底内的第一栅极；栅介质层，位于所述衬底和第一栅极之间；掺杂体区以及位于所述掺杂体区表面的源极掺杂层，所述掺杂体区和所述源极掺杂层均位于所述第一栅极外侧的衬底内；反型层，位于所述掺杂体区与所述栅介质层之间，沿垂直于所述衬底表面的方向设置。
7.可选的，所述反型层位于所述源极掺杂层下方，顶部连接所述源极掺杂层。
8.可选的，所述反型层的底部低于所述掺杂体区的底部。
9.可选的，还包括第二栅极，位于所述衬底内，且位于所述第一栅极下方；第一隔离层，位于所述第二栅极和衬底之间；第二隔离层，位于所述第二栅极顶部和所述第一栅极底部之间，隔离所述第一栅极和所述第二栅极。
10.可选的，所述栅介质层为热氧化层。
11.可选的，还包括：源电极，贯穿所述源极掺杂层至所述掺杂体区；漏电极，形成于所述衬底与所述源电极相对的背面上。
12.可选的，还包括：图形化掩膜层，覆盖所述第一栅极以及位于所述第一栅极外围的部分源极掺杂层；所述源电极覆盖所述图形化掩膜层表面。
13.可选的，所述反型层的掺杂类型与所述掺杂体区的掺杂类型相反。
14.本技术的耗尽型沟槽晶体管具有位于掺杂体区和栅介质层之间的反型层，提供了一种新的耗尽型沟槽晶体管结构，反型层的结深可控，使得晶体管的可靠性和性能均得到
提高。
15.本技术的耗尽型沟槽晶体管的形成方法，通过倾斜离子注入的方式，在沟槽侧壁表面形成反型层，能够使得形成的沟槽晶体管具有较大的沟道尺寸，提高晶体管的性能。
附图说明
16.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
17.图1至图6是本技术一实施例的耗尽型沟槽晶体管的形成过程的结构示意图；
18.图7至图17是本技术另一实施例的耗尽型沟槽晶体管的形成过程的结构示意图。
具体实施方式
19.如背景技术中所述，耗尽型vdmos晶体管的形成过程中，由于反型层的结深、掺杂浓度等不易控制，现有技术形成的vdmos晶体管的性能还有待进一步的提高。
20.为了解决上述问题，发明人提出一种新的耗尽型沟槽晶体管，提高对反型层的控制能力，提高最终形成的耗尽型vdmos的性能。
21.下面结合附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术一部分实施例，而非全部实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
22.请参考图1至图6，为本技术一实施例的耗尽型沟槽晶体管的形成过程的结构示意图。
23.请参考图1，提供衬底，在所述衬底内形成第一沟槽1021。
24.所述衬底采用半导体材料，例如单晶硅、锗硅、碳化硅或氮化镓等，用于形成半导体器件。
25.该实施例中，所述衬底包括半导体衬底层101以及形成于所述半导体衬底层101表面的外延层102，采用外延工艺在所述半导体衬底层101表面。具体的，所述外延层102为的碳化硅层。
26.该实施例中，所述半导体衬底层101为碳化硅层，所述外延层102为单层的碳化硅层。在其他实施例中，所述外延层102还可以为多层结构，包括两种以上不同材料的外延层，例如gan、aln、ingaas等半导体材料中至少两种材料层。所述半导体衬底层101与所述外延层102的材料可以相同，也可以不同。
27.所述衬底内根据需要可以掺杂有n型或p型离子。该实施例中，以形成n型耗尽型沟槽晶体管为例，所述衬底内掺杂有n型掺杂离子，具体的，所述半导体衬底层101为n型重掺杂(n+)，所述外延层102为n型轻掺杂，所述外延层102内的掺杂浓度小于所述半导体衬底层101的掺杂浓度，重掺杂的所述半导体衬底层101作为后续形成的晶体管的漏极。所述n型掺杂离子包括p、as或sb离子等n型离子中的至少一种。
28.在其他实施例中，若形成n型沟槽晶体管，则所述衬底内可以掺杂有p型掺杂离子，
例如b、al、ga或in离子等p型离子中的至少一种。
29.通过刻蚀工艺在所述衬底内形成所述第一沟槽1021。所述第一沟槽1021的一种形成方法包括：在所述外延层102表面形成掩膜层(图中未示出)，对所述掩膜层进行图形化，形成具有开口的图形化掩膜层，所述开口的位置和尺寸限定了待形成的第一沟槽的位置和尺寸；沿所述开口刻蚀所述外延层102，形成所述第一沟槽1021。所述第一沟槽1021位于所述外延层102内，所述第一沟槽1021底部与所述半导体衬底层101之间具有一定距离，该距离的大小可以根据对于最终形成的沟槽晶体管的性能进行设置。形成所述第一沟槽1021后，去除所述图形化掩膜层。
30.所述第一沟槽1021可以为长条形、圆形或各种其他形状，按照实际需求可以阵列分布于所述衬底内。
31.请参考图2，形成填充满所述第一沟槽1021的第一介电材料层1022。
32.该实施例中，所述第一介电材料层的形成方法包括：采用沉积工艺，形成填充满所述第一沟槽1021以及覆盖所述外延层102表面的第一介电材料；通过平坦化工艺，去除高于所述外延层102表面的第一介电材料，暴露出所述外延层102的表面，形成位于所述第一沟槽1021内的第一介电材料层1022。所述沉积工艺可以采用化学气相沉积工艺(cvd)、高密度等离子体化学气相沉积工艺(hdp-cvd)等。可以根据所述第一沟槽1021的沟槽深度，选择合适的沉积工艺和参数，以形成较高致密度的所述第一介电材料层1022。
33.所述第一介电材料层1022的材料可以包括氮化硅、氧化硅、氮氧化硅等介电材料中的至少一种，与所述外延层102的材料之间具有较高的刻蚀选择比。该实施例中，所述第一介电材料为氧化硅，采用高密度等离子体化学气相沉积工艺(hdp-cvd)形成。
34.请参考图3，对所述衬底进行第一类型离子掺杂，形成掺杂体区103；对所述掺杂体区103表面进行第二类型离子掺杂，形成所述源极掺杂层104。
35.该实施例中，采用离子注入工艺形成所述掺杂体区103和所述源极掺杂层104。该实施例中，以n型晶体管为例，因此所述第一类型离子掺杂为p型掺杂，与所述外延层102的掺杂类型相反；所述第二类型离子掺杂为n型离子掺杂，与所述外延层102的掺杂类型相同。p型掺杂可以采用的掺杂离子包括b、bcl2、al、ga或in离子中的至少一种；所述n型掺杂可以采用的掺杂离子包括p、as或sb离子中的至少一种。
36.首先通过第一类型离子掺杂，在所述外延层102内形成自所述外延层102表面向外延层102内部延伸的掺杂体区103后，再对所述掺杂体区103表面进行第二类型离子掺杂，形成位于所述掺杂体区103表面内的源极掺杂层104，所述掺杂体区103和所述源极掺杂层104均位于所述第一沟槽两侧，且所述第一沟槽侧壁暴露出所述掺杂体区103和所述源极掺杂层104。
37.该实施例中，所述掺杂体区103的掺杂深度小于所述第一沟槽的深度，即所述掺杂体区103的底部位于所述第一沟槽的底部上方。
38.为了提高对于所述掺杂体区103和源极掺杂层104的掺杂浓度和掺杂深度，该实施例中，采用离子注入实现所述第一类型离子掺杂和所述第二类型离子掺杂，在掺杂过程中，所述第一介电材料层1022保护其底部的外延层102不被离子注入。所述离子注入的方向垂直于所述外延层102的表面。在注入过程中，还可以在所述外延层102表面形成图形化掩膜层，以保护其他不需要进行离子注入的区域。
39.在离子注入完成后，通过热处理激活掺杂离子。所述热处理可以采用快速热退火、尖峰退火等工艺。较佳的，退火温度控制在900℃～1300℃。
40.在其他实施例中，还可以采用热扩散等其他方式进行上述第一类型离子掺杂和第二类型离子掺杂。
41.在其他实施例中，也可以在形成所述掺杂体区103和所述源极掺杂层104之后，再形成所述第一沟槽1021，包括：对衬底表面进行第一类型离子掺杂，形成所述掺杂体区103；对所述掺杂体区103表面进行第二类型离子掺杂，形成源极掺杂层104；再对所述衬底进行刻蚀，形成贯穿所述源极掺杂层和所述掺杂体区的所述第一沟槽1021。
42.相比之下，本实施例中，所述掺杂体区103和所述源极掺杂层104在所述第一沟槽1021之后形成，可以避免形成第一沟槽1021过程中采用的刻蚀工艺对掺杂体区103和所述源极掺杂层104的结深、形貌等产生影响，特别是对位于第一沟槽1021侧壁处的掺杂体区103和所述源极掺杂层104形貌，以提高最终形成的沟槽型晶体管的可靠性，
43.请参考图4a和图4b，去除第一介电材料层1022，对所述第一沟槽1021侧壁表面进行掺杂，形成位于所述掺杂体区103内的反型层105。
44.可以采用湿法刻蚀工艺去除所述第一介电材料层1022，暴露出所述第一沟槽1021内壁。
45.该实施例中，采用第二类型离子注入工艺，对所述第一沟槽1021侧壁表面进行掺杂，以形成所述反型层105。所述掺杂离子为第二类型掺杂离子，与所述掺杂体区103的掺杂类型相反，从而改变所述第一沟槽1021侧壁的处的掺杂体区103表面处的掺杂类型，形成反型层105，所述反型层105沿垂直于所述衬底表面的方向设置。由于所述源极掺杂层104的掺杂浓度较大，在注入过程中，掺杂类型并不会发生反型，因此，所述反型层105形成于所述源极掺杂层104下方，顶部连接所述源极掺杂层104。
46.所述反型层105作为晶体管的沟道区域，掺杂浓度小于所述源极掺杂层104的掺杂浓度，可以根据晶体管的关断阈值要求，合理设置所述反型层105的掺杂浓度。
47.通过特定倾斜角度的离子注入形成所述反型层105，注入方向与所述第一沟槽侧壁之间成一夹角θ。可以根据反型层沿垂直于衬底表面方向的底部距离衬底表面的距离l，设置所述夹角θ，tanθ＝d/l。为了在所述源极掺杂层104和掺杂体区103下方的外延层之间形成导电通道，所述距离l大于等于所述掺杂体区103的底部距离衬底表面的深度h，即l≥h，tanθ≤d/h。该实施例中，所述反型层105的底部低于所述掺杂体区103的底部。
48.该实施例中，对所述第一沟槽1021的一侧侧壁进行离子注入之后，对称的，对另一侧侧壁进行离子注入，在第一沟槽1021的待形成沟道区域的侧壁出均形成所述反型层105。
49.在一个实施例中，在平行于衬底表面的方向上，所述第一沟槽1021的横截面为长条形，在所述第一沟槽1021的长边所在的两侧侧壁以及进行对称的具有倾斜角度的第二类型离子注入。
50.在另一实施中，在平行于衬底表面的方向上，所述第一沟槽1021的横截面还可以为圆形，在所述第一沟槽1021的整个侧壁处形成所述反型层105。此时，可以根据离子注入的单次覆盖面大小，将侧壁分为若干个注入面，一次进行第二类型离子注入，从而形成连续的反型层105。
51.对于其他形状的第一沟槽1021，本领域技术人员可以合理设置注入的次数以及方
式，以形成所述反型层105。
52.在一些实施例中，可以在第二类型离子注入之后，进一步进行退火以激活掺杂离子。
53.优选的，该实施例中，在所述第二类型离子注入之后，直接进行后续步骤，形成栅介质层。
54.请参考图5，形成至少覆盖所述第一沟槽1021侧壁表面的栅介质层106，所述栅介质层106覆盖所述反型层105表面。
55.优选的，该实施例中，采用热氧化工艺对所述第一沟槽1021内壁表面进行氧化处理，形成所述栅介质层106，所述栅介质层106的材料为氧化硅。所述栅介质层106覆盖所述第一沟槽1021的侧壁和底部表面。在形成所述栅介质层106之前，可以在所述衬底表面的源极掺杂层104上形成保护层(图中未示出)，避免对所述源极掺杂层104表面产生氧化。
56.所述热氧化工艺可以采用干氧氧化工艺或者湿氧氧化工艺。氧化处理过程的高温，同时能够对所述反型层105内的注入离子进行激活，不需要额外采用退火工艺进行掺杂离子的激活，便于对反型层105的结深进行精确的控制，能够有效控制导通电阻，使得晶体管在工作过程中的能耗较小，且具有低电容、低栅电荷的特征，更适合高速开关应用。
57.在其他实施例中，所述栅介质层106还可以采用其他工艺，例如沉积工艺形成，通过选择具有合适沉积工艺温度的材料，通过沉积工艺沉积形成栅介质层106的同时，也同步对反型层105内的掺杂离子实现激活。所述栅介质层106的材料还可以为氧化铪、氧化铝、氧化锆等常用的栅介质材料中的至少一种。
58.请参考图6，形成填充满所述第一沟槽1021(请参考图5)且位于所述栅介质层106表面的第一栅极107。
59.所述第一栅极107采用导电材料，可以为多晶硅、掺杂多晶硅、cu、al、w等。
60.所述第一栅极107的形成方法包括：在所述衬底上沉积第一栅极材料层，所述第一栅极材料层填充满所述第一沟槽1021，并覆盖衬底的其他区域表面；对所述第一栅极材料层进行回刻蚀，仅保留位于所述第一沟槽1021内的第一栅极材料，作为所述第一栅极107。
61.上述耗尽型沟槽晶体管的形成方法，通过倾斜离子注入的方式，在沟槽侧壁表面形成反型层，能够使得形成的沟槽晶体管具有较大的沟道尺寸，提高晶体管的性能。
62.进一步的，反型层的掺杂离子激活通过形成栅介质层的热氧化过程实现，可以减少反型层的热过程，有利于准确控制反型层的掺杂浓度、结深等，进一步提高晶体管的性能。
63.请参考图7至图17，为本实用新型另一实施例的耗尽型沟槽晶体管的形成过程的结构示意图。
64.请参考图7，在图1所示的结构基础上，继续沿所述第一沟槽1021向所述衬底内刻蚀，形成位于所述第一沟槽1021底部的第二沟槽1022。所述第一沟槽1021和第二沟槽1022分别为一个深沟槽的上部分和下部分。由于第二沟槽1022与所述第一沟槽1021底部贯通，因此，该第一沟槽1022虽然名称采用沟槽，但实际并不具备沟槽底面。
65.可以采用深沟槽刻蚀工艺刻蚀所述外延层102，形成所述第一沟槽1021和第二沟槽1022。所述第二沟槽1022的底部位于所述外延层102内，与所述半导体衬底层101之间具有一定距离。
66.请参考图8，形成覆盖所述第一沟槽1021和第二沟槽1022内壁表面的第二介电材料层201以及位于所述第二介电材料层201表面填充满所述第一沟槽1021和第二沟槽1022的第二栅极材料层202。
67.可以采用沉积工艺形成所述第二介电材料层201，所述第二介电材料层201覆盖所述第一沟槽1021、第二沟槽1022的内壁表面。所述第二介电材料层201的材料可以包括氧化硅、氮氧化硅、氮化硅、氮氧化硅等绝缘介电材料中的至少一种，可以为单层或者多层结构。
68.在形成所述第二介电材料层201之后，通过沉积工艺继续沉积第二栅极材料，形成所述第二栅极材料层202。所述第二栅极材料层202的材料包括多晶硅、掺杂多晶硅、cu、al、w等导电栅极材料。
69.请参考图9，对所述第二栅极材料层202进行回刻蚀，保留位于所述第二沟槽1022底部的部分高度的第二栅极材料层作为所述第二栅极2021。
70.所述第二栅极2021位于所述第二沟槽1022内，高度低于所述第二沟槽1022的高度。位于所述第二栅极2021与外延层102之间的部分第二介电材料层201作为第一隔离层，用于提供所述第二栅极2021与所述外延层102之间的电学隔离。
71.该实施例中，该步骤中，仅回刻蚀所述第二栅极材料层，形成第二栅极2021，而不对所述第二介电材料层201进行刻蚀。在其他实施例中，也可以进一步对所述第二介电材料层201进行刻蚀，仅保留位于第二栅极2021与外延层102之间的部分，暴露出所述第二栅极2021上方的沟槽侧壁。
72.请参考图10，在所述第二栅极2021顶部形成填充满所述第一沟槽和所述第二沟槽的第三介电材料层203，并进行平坦化处理，暴露出所述外延层102的表面。
73.所述第三介电材料层203的材料可以包括氮化硅、氧化硅、氮氧化硅等介电材料中的至少一种，与所述外延层102的材料之间具有较高的刻蚀选择比。该实施例中，所述第三介电材料层203的材料为氧化硅，采用高密度等离子体化学气相沉积工艺(hdp-cvd)形成。
74.通过化学机械研磨工艺，以所述外延层102作为停止层进行平坦化，去除位于所述外延层102表面的第三介电材料层203和第二介电材料层201。
75.请参考图11，对所述外延层102进行第一类型离子掺杂，形成所述掺杂体区301；对所述掺杂体区301表面进行第二类型离子掺杂，形成所述源极掺杂层302。
76.该步骤与图3实施例中采用的方法相同，相关特征的描述在此不再赘述。
77.优选的，所述掺杂体区301的底部高于所述第二栅极2021的顶部表面。
78.请参考图12，对所述第一介电材料层203进行回刻蚀，保留位于所述第二栅极2021顶部部分厚度的第一介电材料层作为所述第二隔离层303。
79.该实施例中，回刻蚀所述第一介电材料层203的同时，还刻蚀所述第二介电材料层201，分别形成所述第二隔离层303和第一隔离层201a。
80.所述第二隔离层303的厚度可以根据后续形成的第一栅极与所述第二栅极2021之间的隔离要求进行设置。
81.所述第一隔离层201a、第二栅极2021、第二隔离层303填充满所述第二沟槽1022(请参考图7)。
82.请参考图13，在所述第二隔离层303上方的第一沟槽1021侧壁上形成反型层303。
83.所述反型层303的形成方法请参考图4a、图4b的实施例的相关描述，在此不再赘
述。
84.该实施例中，所述反型层303的底部位于所述掺杂体区301下方且位于所述第二隔离层303上方。在其他实施例中，所述反型层303的底部可以与所述掺杂体区301的底部齐平。
85.请参考图14，形成覆盖所述第一沟槽1021侧壁的栅介质层304以及填充满所述第一沟槽1021的第一栅极305。
86.所述栅介质层304采用热氧化工艺形成，覆盖所述反型层表面。热氧化过程的高温同时激活所述反型层303内的掺杂离子，从而可以减少所述反型层303经历的热过程，降低反型层303的结深。在一些实施例中，所述热氧化工艺的温度范围为850℃～1100℃。
87.在所述第一沟槽1021内填充第一栅极材料层之后，进行平坦化处理，形成所述第一栅极305。所述第一栅极305和第二栅极2021之间通过所述第二隔离层303隔离。
88.该实施例中，还包括形成所述连接所述源极掺杂层302的源电极和连接漏极的漏电极。
89.请参考图15，在所述衬底的外延层102上形成图形化掩膜层401，所述图形化掩膜层401覆盖所述第一栅极305以及位于所述第一栅极305外围的部分源极掺杂层302；以所述图形化掩膜层401为掩膜，刻蚀所述源极掺杂层302和掺杂体区301，形成接触孔402，所述接触孔402底部位于所述掺杂体区301内，以使得后续形成的源电极403能够与所述源极掺杂层302和所述掺杂体区301形成可靠的电连接。
90.请参考图16，在所述接触孔402内形成源电极403。
91.所述源电极403采用金属材料，与所述源极掺杂层302和掺杂体区301均形成电连接，避免所述掺杂体区301悬置而出现闩锁效应。
92.请参考图17，对所述衬底的与所述源电极403相对的背面进行减薄，并在减薄后的半导体衬底层101a表面形成漏电极404。
93.具体的，对所述半导体衬底层101的背面，即背离所述源电极403的一侧表面进行减薄，至预设厚度后，在减薄表面形成漏电极404。
94.上述实施例中，形成的耗尽型沟槽晶体管在第一栅极305下方，与漏极之间，还形成有的第二栅极2021，可以降低所述耗尽型沟槽晶体管的导通电阻。
95.本技术的实施例还提供一种耗尽型沟槽晶体管。
96.请参考图6，为本技术一实施例的耗尽型沟槽晶体管的结构示意图。
97.所述耗尽型沟槽晶体管包括：衬底；位于所述衬底内的第一栅极107；栅介质层106，位于所述衬底和第一栅极107之间；掺杂体区103以及位于所述掺杂体区103表面的源极掺杂层104，所述掺杂体区103和所述源极掺杂层102均位于所述第一栅极107外侧的衬底内；反型层105，位于所述掺杂体区103与所述栅介质层106之间，沿垂直于所述衬底表面的方向设置。
98.所述衬底包括半导体衬底层101和外延层102，所述第一栅极107、掺杂体区103、源极掺杂层104均位于所述外延层102内。所述半导体衬底层101作为晶体管的漏极。
99.该实施例中，所述半导体衬底层101为碳化硅层，所述外延层102为单层的碳化硅层。在其他实施例中，所述外延层102还可以为多层结构，包括两种以上不同材料的外延层，例如gan、aln、ingaas等半导体材料中至少两种材料层。所述半导体衬底层101与所述外延
层102的材料可以相同，也可以不同。
100.所述衬底内根据需要可以掺杂有n型或p型离子。该实施例中，以形成n型耗尽型沟槽晶体管为例，所述衬底内掺杂有n型掺杂离子，具体的，所述半导体衬底层101为n型重掺杂(n+)，所述外延层102为n型轻掺杂，所述外延层102内的掺杂浓度小于所述半导体衬底层101的掺杂浓度，重掺杂的所述半导体衬底层101作为后续形成的晶体管的漏极。所述n型掺杂离子包括p、as或sb离子等n型离子中的至少一种。在其他实施例中，若形成p型沟槽晶体管，则所述衬底内可以掺杂有p型掺杂离子，例如b、al、ga或in离子等p型离子中的至少一种。
101.所述掺杂体区103的掺杂类型与所述外延层102的掺杂类型相反，所述源极掺杂层104的掺杂类型与所述外延层102的掺杂类型相同，且大于所述外延层102的掺杂浓度。
102.可选的，所述掺杂体区102的底部位于所述第一栅极1021的底部上方。
103.可选的，所述反型层105的顶部连接所述源极掺杂层104，底部连接所述外延层102。
104.可选的，所述反型层105的底部低于所述掺杂体区104的底部，以使得形成的沟道区域能够与所述掺杂体区104下方的轻掺杂的外延层102形成导电通道。
105.可选的，所述栅介质层106为热氧化层。可以通过形成所述栅介质层106过程的高温，激活所述反型层102内的掺杂离子，无需增加额外的退火激活工艺，减少所述反型层102的热过程，可以有效控制所述反型层的结深。
106.请参考图17，为本实用新型另一实施例的耗尽型沟槽晶体管的结构示意图。
107.该实施例中，所述耗尽型沟槽晶体管包括：衬底，包括半导体衬底层101和外延层102；位于所述衬底的外延层102内的第一栅极305；栅介质层304，位于所述衬底和第一栅极305之间；掺杂体区301以及位于所述掺杂体区301表面的源极掺杂层302，所述掺杂体区301和所述源极掺杂层302均位于所述第一栅极305外侧的衬底内；反型层303，位于所述掺杂体区301与所述栅介质层304之间，沿垂直于所述衬底表面的方向设置。
108.该实施例中，所述耗尽型沟槽晶体管还包括位于所述衬底内的第二栅极2021，位于所述第一栅极305下方；第一隔离层201a，位于所述第二栅极2021和衬底之间；第二隔离层303，位于所述第二栅极2021顶部和所述第一栅极305底部之间。
109.该实施例中，所述晶体管还包括源电极403，贯穿所述源极掺杂层302至所述掺杂体区301，与所述源极掺杂层302至所述掺杂体区301形成电性连接。
110.该实施例中，所述耗尽型沟槽晶体管还包括漏电极404，形成于所述衬底与所述源电极相对的背面上，即位于减薄后半导体衬底层101a的背面。
111.可选的，所述反型层303的底部高于所述第二隔离层303的表面。
112.上述耗尽型沟槽晶体管可以采用前述实施例中的方法形成，相关特征在此不再赘述。
113.以上所述仅为本技术的实施例，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。