半导体器件的制作方法

1.本技术涉及半导体技术领域，具体涉及一种半导体器件。


背景技术：

2.在3c(computer、communication、consumerelectronics，计算机、通讯和消费电子产品)和汽车等领域，系统级封装(system in a package，sip)的需求越来越大。与单侧sip相比，双面sip封装可以缩小模块尺寸并提高功耗，从而获得更好的性能。然而，当前的双面sip封装，很难减小总厚度，因为提供承载力的需要，中间的基板需要一定的厚度，其厚度通常大于100μm。


技术实现要素：

3.本公开提出了一种半导体器件。
4.第一方面，本公开提供一种半导体器件，包括：线路结构，具有第一表面以及与所述第一表面相对的第二表面，所述第一表面设置有第一线路，所述第二表面设置有第二线路，所述第一线路为埋入式线路，所述第二线路为非埋入式线路；第一连接件，设置于所述第一表面，被配置为连接外部器件。
5.在一些可选的实施方式中，所述线路结构还包括：介电层，包封所述第一线路；其中，所述第一线路的底面与所述介电层的底面实质齐平。
6.在一些可选的实施方式中，所述线路结构还包括：保护层，部分覆盖所述第二线路；其中，所述保护层的顶面高于所述第二线路的顶面。
7.在一些可选的实施方式中，所述半导体器件进一步包括：第一电子元件，设置于所述第一表面，通过多个第一导电凸块电连接所述第一线路；第二电子元件，设置于所述第二表面，通过多个第二导电凸块电连接所述第二线路；其中，所述第一导电凸块的间距小于所述第二导电凸块的间距。
8.在一些可选的实施方式中，所述半导体器件进一步包括：第二连接件，设置于所述第二表面，被配置为连接外部器件。
9.在一些可选的实施方式中，所述线路结构具有贯穿的第一开口，所述半导体器件进一步包括：第一电子元件，设置于所述第一表面，覆盖所述第一开口；第一导电件，延伸穿过所述第一开口，将所述第一电子元件电连接至所述第二线路。
10.在一些可选的实施方式中，所述半导体器件进一步包括：第二电子元件，设置于所述第二表面，覆盖所述第一开口，且电连接所述第二线路。
11.在一些可选的实施方式中，所述线路结构进一步具有贯穿的第二开口，所述半导体器件进一步包括：第三电子元件，设置于所述第一表面，堆叠于所述第一电子元件上；第二导电件，延伸穿过所述第二开口，将所述第三电子元件电连接至所述第二线路。
12.在一些可选的实施方式中，所述线路结构具有贯穿的第一开口，所述半导体器件进一步包括：第一电子元件，设置于所述第一开口内，且电连接所述第二线路。
13.在一些可选的实施方式中，所述半导体器件进一步包括：第二电子元件，设置于所述第二表面，覆盖所述第一开口和所述第一电子元件，且电连接所述第二线路；其中，所述第一电子元件电连接所述第二电子元件。
14.在一些可选的实施方式中，所述半导体器件进一步包括：第三电子元件，设置于所述第一表面，覆盖所述第一开口和所述第一电子元件，且电连接所述第一线路。
15.在一些可选的实施方式中，所述线路结构不包括芯板层。
16.为了解决目前双面sip封装的总厚度很难减小的问题，本技术提出了一种半导体器件。本技术使用薄或超薄的无芯基板(厚度小于100μm)来代替传统基板，无芯基板不包括芯板层，由于制程原因，其线路结构具有一侧表面的线路为埋入式线路、另一侧表面的线路为非埋入式线路的特点。本技术通过将电子元件封装于无芯基板的两面，可以形成基于无芯基板的双面sip封装。由于无芯基板的厚度通常小于100μm，且最小可以做到50μm以下，明显低于传统的有芯基板，以此可以有效减小双面sip封装的总厚度。本技术在制程上可以依赖辅助载板制造，即，于无芯基板第一表面进行装配及封装期间可以利用载板提供机械支撑，并可以在剥离载板后于无芯基板第二表面进行装配及封装，从而实现在无芯基板的两面封装电子元件，以此可以解决薄或超薄基板(厚度小于100μm)容易弯曲，承载力不够，难以在组装过程中处理等技术问题。
附图说明
17.通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本技术的其它特征、目的和优点将会变得更明显：
18.图1a是根据本技术的半导体器件的一个实施例1a的纵向截面结构示意图；
19.图1b是根据本技术的半导体器件的一个实施例1b的纵向截面结构示意图；
20.图1c是根据本技术的半导体器件的一个实施例1c的纵向截面结构示意图；
21.图2a是根据本技术的半导体器件的一个实施例2a的纵向截面结构示意图；
22.图2b是根据本技术的半导体器件的一个实施例2b的纵向截面结构示意图；
23.图2c是根据本技术的半导体器件的一个实施例2c的纵向截面结构示意图；
24.图2d是根据本技术的半导体器件的一个实施例2d的纵向截面结构示意图；
25.图2e是根据本技术的半导体器件的一个实施例2e的纵向截面结构示意图；
26.图3a是根据本技术的半导体器件的一个实施例3a的纵向截面结构示意图；
27.图3b是根据本技术的半导体器件的一个实施例3b的纵向截面结构示意图；
28.图4a-4k分别是本技术的半导体器件的一个实施例的制造步骤的示意图；
29.图5a-5h分别是本技术的半导体器件的另一实施例的制造步骤的示意图；
30.图6a-6l分别是本技术的半导体器件的再一实施例的制造步骤的示意图。
31.附图标记/符号说明：
32.10-线路结构；101-第一表面；102-第二表面；11-第一线路；12-第二线路；13-介电层；14-保护层；15-第一开口；16-第二开口；21-第一连接件；22-第二连接件；23-焊球；31-第一电子元件；311-第一导电凸块；32-第二电子元件；321-第二导电凸块；33-无源器件；34-键合线；35-第一导电件；36-第三电子元件；361-第三导电凸块；37-第四电子元件；371-第四导电凸块；38-硅通孔；39-第二导电件；41-第一封装材；42-第二封装材；43-屏蔽层；
51-第一载板；52-第二载板；60-外部器件；61-外部线路层；62-外部封装材；63-外部电子元件。
具体实施方式
33.下面结合附图和实施例对说明本技术的具体实施方式，通过本说明书记载的内容本领域技术人员可以轻易了解本技术所解决的技术问题以及所产生的技术效果。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外，为了便于描述，附图中仅示出了与有关发明相关的部分。
34.应容易理解，本技术中的“在...上”、“在...之上”和“在...上面”的含义应该以最广义的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还意味着包括存在两者之间的中间部件或层的“在某物上”。
35.此外，为了便于描述，本文中可能使用诸如“在...下面”、“在...之下”、“下部”、“在...之上”、“上部”等空间相对术语来描述一个元件或部件与附图中所示的另一元件或部件的关系。除了在图中描述的方位之外，空间相对术语还意图涵盖装置在使用或操作中的不同方位。设备可以以其他方式定向(旋转90
°
或以其他定向)，并且在本文中使用的空间相对描述语可以被同样地相应地解释。
36.本文中所使用的术语“层”是指包括具有一定厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构的范围的程度。此外，层可以是均质或不均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间或在其之间的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。基板(substrate)可以是一层，可以在其中包括一个或多个层，和/或可以在其上、之上和/或之下具有一个或多个层。一层可以包括多层。例如，半导体层可以包括一个或多个掺杂或未掺杂的半导体层，并且可以具有相同或不同的材料。
37.本文中使用的术语“基板(substrate)”是指在其上添加后续材料层的材料。基板本身可以被图案化。添加到基板顶部的材料可以被图案化或可以保持未图案化。此外，基板可以包括各种各样的半导体材料，诸如硅、碳化硅、氮化镓、锗、砷化镓、磷化铟等。可替选地，基板可以由非导电材料制成，诸如玻璃、塑料或蓝宝石晶片等。进一步可替选地，基板可以具有在其中形成的半导体装置或电路。
38.需要说明的是，说明书附图中所绘示的结构、比例、大小等，仅用于配合说明书所记载的内容，以供本领域技术人员的了解与阅读，并非用以限定本技术可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本技术所能产生的功效及所能达成的目的下，均应仍落在本技术所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本技术可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本技术可实施的范畴。
39.还需要说明的是，本技术的实施例对应的纵向截面可以为对应前视图方向截面，横向截面可以为对应右视图方向截面，水平截面可以为对应上视图方向截面。
40.另外，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本技术。
41.参考图1a，图1a是根据本技术的半导体器件的一个实施例1a的纵向截面结构示意图。如图1a所示，本技术的半导体器件1a包括：
42.线路结构10，具有第一表面101以及与第一表面101相对的第二表面102，第一表面101设置有第一线路11，第二表面102设置有第二线路12，第一线路11为埋入式线路，第二线路12为非埋入式线路；
43.第一连接件21，设置于第一表面101，被配置为连接外部器件。
44.这里，线路结构10为薄基板或超薄基板，其厚度小于100μm，且厚度最小可以小于50μm。该线路结构10具有以下特点：第一表面101的第一线路11为埋入式线路，第二表面102的第二线路12为非埋入式线路，该特点是无芯基板因制程原因所具有的特点。无芯基板不包括芯板层，通常是在一载板上通过积层工艺制作形成，因而具有上述特点。
45.在一些可选的实施方式中，线路结构10不包括芯板层，也不包括玻璃纤维。
46.在一些可选的实施方式中，线路结构10还包括介电层13，介电层13位于线路结构10的各层线路之间作为绝缘隔离层。这里，介电层13包封第一线路11，或者说，第一线路11嵌入介电层13中，第一线路11的底面与介电层13的底面实质齐平。第二线路12为非埋入式线路，即，凸出于介电层13上方。
47.在一些可选的实施方式中，线路结构10还包括：保护层14，部分覆盖第二线路12；其中，保护层14的顶面高于第二线路12的顶面，即，保护层14的厚度大于第二线路12的厚度。第二线路12部分露出于保护层14之外，以便于连接元件。这里，保护层14的材料包括但不限于采用防焊材料例如绿油。
48.在一些可选的实施方式中，线路结构10还包括至少一个通孔、埋孔或盲孔以实现线路连接。需要说明的是，这里对通孔、埋孔或盲孔的大小或方向并不做具体限定。如果设置有通孔、埋孔或盲孔，则通孔、埋孔或盲孔中可以填充例如金属或金属合金的导电材料，或包含例如金属或金属合金的导电材料。这里，金属例如可以是金(au)、银(ag)、铝(al)、铜(cu)或其合金。
49.在一些可选的实施方式中，本技术的半导体器件1a进一步包括：第一电子元件31，设置于第一表面101并电连接至第一线路11；第二电子元件32，设置于第二表面102并电连接至第二线路12。且可选的，还可以包括：第一封装材41，设置于第一表面101，将第一电子元件31封装于其中；第二封装材42，设置于第二表面102，将第二电子元件32封装于其中。以此形成基于无芯基板的双面sip封装。
50.这里，第一电子元件31和第二电子元件32可以是实现各种功能的裸晶片(die)，例如，可以是实现逻辑运算的逻辑芯片或者实现数据存储的存储芯片。
51.这里，第一封装材41和第二封装材42由模封材料(molding compound)形成。模封材料例如包括环氧树脂(epoxy resin)、填充物(filler)、催化剂(catalyst)、颜料(pigment)、脱模剂(release agent)、阻燃剂(flame retardant)、耦合剂(coupling agent)、硬化剂(hardener)、低应力吸收剂(low stress absorber)、粘合促进剂(adhesion promoter)、离子捕获剂(ion trapping agent)等。
52.在一些可选的实施方式中，还可以包括至少一个无源器件33，设置于第一表面101和/或第二表面102，并电连接至第一线路11和/或第二线路12，并被第一封装材41和/或第二封装材42封装。无源器件33例如可以包括电容或电感。
53.在一些可选的实施方式中，第一电子元件31的主动面朝向第一表面101，通过多个第一导电凸块311电连接至第一线路11；第二电子元件32的主动面朝向第二表面102，通过多个第二导电凸块321电连接至第二线路12。可选的，第一导电凸块311之间的间距小于第二导电凸块321之间的间距，以此实现在线路结构10的一侧为高密度结构，另一侧为低密度结构。
54.在一些可选的实施方式中，第一连接件21包括但不限于为导电柱，例如可以为电镀铜柱。这里，第一连接件21的根部电连接至第一线路11，端部则从第一封装材41露出，以便于连接外部器件。且进一步的，第一连接件21的端部可连接有焊球23，以便通过焊球23电性连接外部器件。
55.以上，为了解决目前双面sip封装的总厚度很难减小的问题，本技术提出了一种半导体器件1a。本技术使用线路结构10来代替传统基板，线路结构10为薄或超薄的无芯基板(厚度小于100μm)。本技术通过将第一电子元件31和第二电子元件32封装于线路结构10的两面，可以形成基于无芯基板的双面sip封装。由于无芯基板的厚度通常小于100μm，且最小可以做到50μm以下，明显低于传统的有芯基板，以此可以有效减小双面sip封装的总厚度。
56.本技术在制程上可以依赖辅助载板制造，即，于线路结构10的第一表面101进行装配及封装期间可以利用载板提供机械支撑，并可以在剥离载板后于线路结构的第二表面102进行装配及封装，从而实现在线路结构10的两面进行装配和封装，以此可以解决薄或超薄基板(厚度小于100μm)因容易弯曲，承载力不够，难以在组装过程中处理等原因而无法用于双面sip封装的的技术问题。
57.另外，当前基于普通基板的双面sip封装，如果使用激光钻孔工艺或机械钻孔工艺对模塑层进行穿孔加工形成穿透模塑通孔(through molding vis,tmv)，或堆叠锡球来实现信号传递，可以减小信号路径间距以压缩封装底部的芯片的占用空间，但是，tmv或堆叠锡球在生产中的吞吐量都很低，生产效率不高。
58.本技术的一些实施例中，则通过使用电镀铜柱作为第一电连接件21(通过研磨露出介电层)代替tmv来形成焊盘以连接焊球23。通过以电镀铜柱作为电连接件实现信号传递，有助于实现细间距，相对于tmv或堆叠锡球具有更高的吞吐量，有助于提高生产效率。
59.参考图1b，图1b是根据本技术的半导体器件的一个实施例1b的纵向截面结构示意图。图1b所示的半导体器件1b类似于图1a所示的半导体器件1a，不同之处在于：
60.半导体器件1b中，第二电子元件32的主动面背离第二表面102，第二电子元件32通过键合线34电连接至第二线路12。
61.参考图1c，图1c是根据本技术的半导体器件的一个实施例1c的纵向截面结构示意图。图1c所示的半导体器件1c类似于图1a所示的半导体器件1a，不同之处在于：
62.半导体器件1c进一步包括：第二连接件22，设置于第二表面102，被配置为连接外部器件。第二连接件22包括但不限于为导电柱，例如可以为电镀铜柱。这里，第二连接件22的根部电连接至第二线路12，端部则从第二封装材42露出，以便于连接外部器件。且可选的，第二连接件22的端部可连接有焊球23，可通过焊球23电性连接外部器件。
63.在一些可选的实施方式中，半导体器件1c进一步包括：堆叠封装的外部器件60。示例性的，外部器件60可以堆叠封装于第二封装材42表面，通过焊球23电连接至第二连接件22，外部器件60也可以堆叠封装于第一封装材41表面，通过焊球23电连接至第一连接件21，
或者，外部器件60也可以具有两个，分别堆叠封装于第一封装材41和第二封装材42表面。
64.其中，外部器件60可包括：外部线路层61，设置在外部线路层61上的外部电子元件63，以及，封装外部电子元件63的外部封装材62。其中，外部电子元件63可以通过键合线电性连接至外部线路层61，也可以通过导电凸块电性连接至外部线路层61。
65.如上所述，本技术可以通过在无芯基板的一侧电镀铜柱来提供超薄堆叠系统级封装(sipop)，还可以通过在无芯基板的两侧电镀铜柱来提供超薄双面堆叠系统级封装(sipop，system in a package-on-package)。
66.参考图2a，图2a是根据本技术的半导体器件的一个实施例2a的纵向截面结构示意图。图2a所示的半导体器件2a类似于图1a所示的半导体器件1a，不同之处在于：
67.半导体器件2a中，线路结构10具有贯穿的第一开口15；第一电子元件31设置于第一表面101，且覆盖第一开口15；第一导电件35，延伸穿过第一开口15，将第一电子元件31电连接至第二线路12。这里，第一电子元件31的主动面朝向开口15。这里，第一导电件35包括但不限于是键合线。
68.在一些可选的实施方式中，半导体器件2a进一步包括：第二电子元件32，设置于第二表面102，覆盖第一开口15，且电连接第二线路12。可选的，第二电子元件32的主动面朝向第二表面，通过多个第二导电凸块321电连接至第二线路12。
69.在一些可选的实施方式中，半导体器件2a进一步包括：第三电子元件36，设置于第一表面101，堆叠于第一电子元件31下方，覆盖第一电子元件31。可选的，第三电子元件36的宽度/面积大于第一电子元件，其通过多个第三导电凸块361电连接至第一线路11。
70.本技术的半导体器件2a，通过设置第一开口15，使得设置于第一表面101的第一电子元件31可以通过第一导电件35电连接至第二表面102的第二线路12，由于不必使用第一导电凸块311(见图1a)，减少了第一电子元件31与第一表面101之间的距离，有助于进一步减小双面sip封装的总厚度。
71.参考图2b，图2b是根据本技术的半导体器件的一个实施例2b的纵向截面结构示意图。图2b所示的半导体器件2b类似于图2a所示的半导体器件2a，不同之处在于：
72.半导体器件2b进一步包括：第四电子元件37，设置于第二表面102，堆叠于第二电子元件32上方。可选的，第四电子元件37通过键合线34电连接至第二线路12。可选的，第四电子元件37的宽度/面积小于第二电子元件32。
73.参考图2c，图2c是根据本技术的半导体器件的一个实施例2c的纵向截面结构示意图。图2c所示的半导体器件2c类似于图2a所示的半导体器件2a，不同之处在于：
74.半导体器件2c中，线路结构10进一步具有贯穿的至少一个第二开口16。
75.半导体器件2c进一步包括：第三电子元件36和第二导电件39；其中，第三电子元件36设置于第一表面101，堆叠于第一电子元件31下方，覆盖第一电子元件31，且第三电子元件36的宽度/面积大于第一电子元件31；第二导电件39延伸穿过第二开口16，将第三电子元件36电连接至第二线路12。这里，第二导电件39包括但不限于是键合线。
76.本技术的半导体器件2c，通过设置第二开口16，使得设置于第一表面101的第三电子元件36可以通过第二导电件39电连接至第二表面102的第二线路12，有助于进一步减小双面sip封装的总厚度。
77.参考图2d，图2d是根据本技术的半导体器件的一个实施例2d的纵向截面结构示意
图。图2d所示的半导体器件2d类似于图2b所示的半导体器件2b，不同之处在于：
78.半导体器件2d中，于第二电子元件32上设置有贯穿的硅通孔(through silicon via,tsv)38，硅通孔38电连接至第二线路12。堆叠于第二电子元件32上方的第四电子元件37可以以倒装芯片方式设置，通过多个第四导电凸块371电连接至硅通孔38，进而通过硅通孔38电连接至第二线路12。
79.在一些可选的实施方式中，由于硅通孔38占用了第二电子元件32的空间，使得第二导电凸块321数量减少，则，第二电子元件32除了通过第二导电凸块321连接第二线路12以外，还可以辅以键合线34连接至第二线路12。
80.参考图2e，图2e是根据本技术的半导体器件的一个实施例2e的纵向截面结构示意图。图2e所示的半导体器件2e类似于图2b所示的半导体器件2b，不同之处在于：
81.半导体器件2e中，还包括：屏蔽层43，包覆半导体器件2e的上表面和侧表面，用来屏蔽电磁波干扰。
82.参考图3a，图3a是根据本技术的半导体器件的一个实施例3a的纵向截面结构示意图。图3a所示的半导体器件3a类似于图2a所示的半导体器件2a，不同之处在于：
83.半导体器件3a中，将第一电子元件31直接设置于第一开口15内，以此，进一步减小双面sip封装的总厚度。这里，第一电子元件31可以电连接至第一线路11，也可以电连接至第二线路12。
84.在一些可选的实施方式中，半导体器件3a进一步包括：第二电子元件32，设置于第二表面102，覆盖第一开口15和第一电子元件31，且通过多个第二导电凸块321电连接第二线路12；可选的，第一电子元件31的主动面朝向第二电子元件32的主动面，且通过多个第二导电凸块321电连接至第二电子元件32，通过第二电子元件32电连接第二线路12。
85.在一些可选的实施方式中，半导体器件3a进一步包括：第三电子元件36，设置于第一表面101，覆盖第一开口15和第一电子元件31，且通过多个第三导电凸块361电连接第一线路11。
86.参考图3b，图3b是根据本技术的半导体器件的一个实施例3b的纵向截面结构示意图。图3b所示的半导体器件3b类似于图3a所示的半导体器件3a，不同之处在于：
87.半导体器件3b进一步包括：第四电子元件37，堆叠于第二电子元件32上方。这里，第四电子元件37通过键合线34电连接至第二线路12。可选的，第四电子元件37的宽度/面积小于第二电子元件32。
88.参考图4a-4k，图4a-4k分别是本技术的半导体器件的一个实施例的制造步骤的示意图。
89.参考图4a，提供第一载板51，第一载板51例如可以是双面覆铜板或单面覆铜板。本实施例中，利用第一载板51作为载体，在其上开始制作半导体器件，可选的，可以在其一侧表面制作半导体器件，也可以在其两侧表面同时开始制作半导体器件，本文仅对其中一侧的制程进行描述，另一侧的制程类似不再详述。首先，在第一载板51一侧表面的铜层上形成第一线路11。
90.参考图4b，在第一线路11上采用积层工艺制作形成线路结构10，这里线路结构10例如包括第一线路11、第二线路12和介于两者之间的介电层13，其中，第一线路11为埋入式线路，嵌入介电层13中，第一线路11的底面与介电层13的底面实质齐平。第二线路12为非埋
入式线路，从介电层13表面凸出。可选的，还在第二线路12上覆盖保护层14，保护层14的材料包括但不限于采用防焊材料例如绿油。其中，第二线路12部分露出于保护层14之外，以便于连接元件。至此，形成线路结构10。
91.参考图4c，在保护层14下方设置第二载板52，第二载板52可以是电镀形成的金属镀层，例如电镀铜层。然后移除第一载板51。在移除第一载板51后的处理组装工艺中镀较厚的铜层作为第二载板52，有助于解决双面sip封装的制程吞吐量较低的问题。
92.参考图4d，并结合图4c，移除第一载板51之后，以第二载板52为线路结构10的载体。这里，将移除第一载板51后线路结构10显露出来的一面，即第一线路11所在的一面，定义为第一表面101，而将相对的另一表面定义为第二表面102，第二线路12位于(临近)第二表面102。
93.参考图4e，在第一表面101制作导电柱例如电镀铜柱(cu pillar)作为第一连接件21。
94.参考图4f，在第一表面101设置第一电子元件31，还可以设置至少一个无源器件33例如电容、电感等。这里，第一电子元件31可以采用倒装芯片方式设置，通过多个第一导电凸块311电连接至第一线路11。
95.参考图4g，模封以形成第一封装材41，第一封装材41将位于第一表面101的第一电子元件31、无源器件33以及第一连接件21封装于其中。其中，第一连接件21的根部电连接至第一线路11，端部则从第一封装材41露出，以便于连接外部器件。然后，移除第二载板52(见图4f)。
96.接下来，可以参考图4h和图4i：
97.参考图4h，在第二表面102设置第二电子元件32，还可以设置至少一个无源器件33例如电容、电感等。这里，第二电子元件32可以采用倒装芯片方式设置，通过多个第二导电凸块321电连接至第二线路12。
98.参考图4i，模封以形成第二封装材42，第二封装材42将位于第二表面102的第二电子元件32、无源器件33封装于其中。以及，可以于第一连接件21的端部设置焊球23，焊球23可用于电性连接外部器件。
99.至此，制成双面sip封装的半导体器件。
100.或者，在图4g之后，也可以参考4j和图4k：
101.参考图4j，在第二表面102设置第二电子元件32，还可以设置至少一个无源器件33例如电容、电感等。可选的，可以通过键合线34将第二电子元件32电连接至第二线路12。
102.参考图4k，模封以形成第二封装材42，第二封装材42将位于第二表面102的第二电子元件32、无源器件33封装于其中。以及，可以于第一连接件21的端部设置焊球23，焊球23可用于电性连接外部器件。
103.至此，制成双面sip封装的半导体器件。
104.参考图5a-5h，图5a-5h分别是本技术的半导体器件的另一实施例的制造步骤的示意图。
105.参考图5a，提供第一载板51，第一载板51例如可以是双面覆铜板或单面覆铜板。本实施例中，利用第一载板51作为载体，在其上开始制作半导体器件，可选的，可以在其一侧表面制作半导体器件，也可以在其两侧表面同时开始制作半导体器件，本文仅对其中一侧
的制程进行描述，另一侧的制程类似不再详述。首先，在第一载板51一侧表面的铜层上形成第一线路11。
106.参考图5b，在第一线路11上采用积层工艺制作形成线路结构10，这里线路结构10例如包括第一线路11、第二线路12和介于两者之间的介电层13，其中，第一线路11为埋入式线路，嵌入介电层13中，第一线路11的底面与介电层13的底面实质齐平。第二线路12为非埋入式线路，从介电层13表面凸出。可选的，还在第二线路12上覆盖保护层14，保护层14的材料包括但不限于采用防焊材料例如绿油。其中，第二线路12部分露出于保护层14之外，以便于连接元件。至此，形成线路结构10。这里，将线路结构10接触第一载板51的一面，即第一线路11所在的一面，定义为第一表面101，而将相对的另一表面定义为第二表面102，第二线路12位于(临近)第二表面。
107.参考图5c，在第二表面102制作导电柱例如电镀铜柱(cu pillar)作为第二连接件22。
108.参考图5d，在第二表面102设置第二电子元件32，还可以设置至少一个无源器件33例如电容、电感等。这里，第二电子元件32可以采用倒装芯片方式设置，通过多个第二导电凸块321电连接至第二线路12。
109.然后，模封以形成第二封装材42，第二封装材42将位于第二表面102的第二电子元件32、无源器件33以及第二连接件22封装于其中。其中，第二连接件22的根部电连接至第二线路12，端部则从第二封装材42露出，以便于连接外部器件。然后，移除第一载板51。
110.可选的，当于第一载板51的一侧例如上方进行装配和模封之间，可以先于第一载板51的另一侧制作中的半导体器件的表面设置一可移除的第二载板52作为载体。第二载板52例如可以采用可剥离胶带，它的主要作用是将原来不平整的表面变的较为平整。
111.参考图5e，并结合图5d，移除第一载板51之后，线路结构10的第一表面101显露出来。接下来，在第一表面101制作导电柱例如电镀铜柱作为第一连接件21。
112.参考图5f，在第一表面101设置第一电子元件31，还可以设置至少一个无源器件33例如电容、电感等。这里，第一电子元件31可以采用倒装芯片方式设置，通过多个第一导电凸块311电连接至第一线路11。
113.参考图5g，模封以形成第一封装材41，第一封装材41将位于第一表面101的第一电子元件31、无源器件33以及第一连接件21封装于其中。其中，第一连接件21的根部电连接至第一线路11，端部则从第一封装材41露出，以便于连接外部器件。
114.参考图5h，接下来，于第一连接件21、第二连接件22的端部分别设置焊球23，焊球23可用于电性连接外部器件。
115.可选的，例如可以在线路结构10的上方堆叠设置一外部器件60。外部器件60可通过焊球23电连接至第一连接件21。
116.可选的，例如也可以在线路结构10的下方堆叠设置一外部器件60。外部器件60可通过焊球23电连接至第二连接件22。
117.示例性的，外部器件60包括：外部线路层61，设置在外部线路层61上的外部电子元件63，以及，封装外部电子元件63的外部封装材62。其中，外部电子元件63可以通过键合线电性连接至外部线路层61，也可以通过导电凸块电性连接至外部线路层61。
118.至此，制成双面sipop封装的半导体器件。
119.参考图6a-6l，图6a-6l分别是本技术的半导体器件的再一实施例的制造步骤的示意图。
120.参考图6a，提供第一载板51，第一载板51例如可以是双面覆铜板或单面覆铜板。本实施例中，利用第一载板51作为载体，在其上开始制作半导体器件，可选的，可以在其一侧表面制作半导体器件，也可以在其两侧表面同时开始制作半导体器件，本文仅对其中一侧的制程进行描述，另一侧的制程类似不再详述。首先，在第一载板51一侧表面的铜层上形成第一线路11。
121.参考图6b，在第一线路11上采用积层工艺制作形成线路结构10，这里线路结构10例如包括第一线路11、第二线路12和介于两者之间的介电层13，其中，第一线路11为埋入式线路，嵌入介电层13中，第一线路11的底面与介电层13的底面实质齐平。第二线路12为非埋入式线路，从介电层13表面凸出。可选的，还在第二线路12上覆盖保护层14，保护层14的材料包括但不限于采用防焊材料例如绿油。其中，第二线路12部分露出于保护层14之外，以便于连接元件。至此，形成线路结构10。这里，将线路结构10接触第一载板51的一面，即第一线路11所在的一面，定义为第一表面101，而将相对的另一表面定义为第二表面102，第二线路12位于(临近)第二表面102。本实施例中，还在线路结构10上制作从第二表面102贯穿至第一表面101的第一开口15。
122.参考图6c，在线路结构10的第二表面102层压可剥离的载体作为第二载板52，然后移除第一载板51。第二载板52例如可以采用可剥离胶带。
123.参考图6d，并结合图6c，移除第一载板51之后，线路结构10的第一表面101显露出来。接下来，在第一表面101制作导电柱例如电镀铜柱(cu pillar)作为第一连接件21。
124.参考图6e，在第一表面101设置第一电子元件31，还可以设置至少一个无源器件33例如电容、电感等。这里，第一电子元件31可以设置在第一开口15处且覆盖第一开口15且主动面朝向第一开口15。可选的，还可以于第一表面101堆叠设置第三电子元件36，第三电子元件36可以堆叠、覆盖第一电子元件31上方，并可采用倒装芯片方式，通过多个第三导电凸块361电连接至第一线路11。
125.接下来，模封以形成第一封装材41，第一封装材41将位于第一表面101的第一电子元件31、第三电子元件36、无源器件33以及第一连接件21封装于其中。其中，第一连接件21的根部电连接至第一线路11，端部则从第一封装材41露出，以便于连接外部器件。
126.然后，移除第二载板52。
127.参考图6f，并结合图6e，移除第二载板52之后，线路结构10的第二表面102以及第一开口15显露出来。
128.接下来，可以参考图6g-6i：
129.参考图6g，利用延伸穿过第一开口15的第一导电件35，将第一电子元件31电连接至第二线路12。这里，第一导电件35包括但不限于是键合线。接下来，可以于在第二表面102设置第二电子元件32，还可以设置至少一个无源器件33例如电容、电感等。
130.参考图6h，模封以形成第二封装材42，第二封装材42将位于第二表面102的第二电子元件32、无源器件33封装于其中。
131.参考图6i，于第一连接件21的端部设置焊球23，焊球23可用于电性连接外部器件。
132.至此，制成双面sipop封装的半导体器件。
133.或者，在图6f之后，也可以参考图6j-6l：
134.参考图6j，利用延伸穿过第一开口15的第一导电件35，将第一电子元件31电连接至第二线路12。这里，第一导电件35包括但不限于是键合线。
135.接下来，可以于在第二表面102设置第二电子元件32，还可以设置至少一个无源器件33例如电容、电感等。
136.可选的，还可以于第二电子元件32上方堆叠设置第四电子元件37。可选的，可以利用键合线将第四电子元件37电连接至第二线路12。
137.参考图6k，模封以形成第二封装材42，第二封装材42将位于第二表面102的第二电子元件32、第四电子元件37、无源器件33封装于其中。
138.参考图6l，于第一连接件21的端部设置焊球23，焊球23可用于电性连接外部器件。
139.至此，制成双面sipop封装的半导体器件。
140.以上，本技术分别通过图4a-4k、图5a-5h以及图6a-6l，示例性的说明了本技术的半导体器件的制造步骤。其中，图4a-4k示出了如图1a所示的半导体器件1a和如图1b所示的半导体器件1b的制作步骤，图5a-5h示出了如图1c所示的半导体器件1c的制作步骤，图6a-6l示出了如图2a所示的半导体器件2a和如图2b所示的半导体器件2b的制作步骤。
141.至于如图2c所示的半导体器件2c、如图2d所示的半导体器件2d、如图2e所示的半导体器件2e、如图3a所示的半导体器件3a、如图3b所示的半导体器件3b的制作步骤，可以参考图4a-4i、图5a-5h以及图6a-6i以及前文的描述，这里不再赘述。
142.尽管已参考本技术的特定实施例描述并说明本技术，但这些描述和说明并不限制本技术。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效元件而不脱离如由所附权利要求书限定的本技术的真实精神和范围。图示可能未必按比例绘制。归因于制造过程中的变量等等，本技术中的技术再现与实际实施之间可能存在区别。可存在未特定说明的本技术的其它实施例。应将说明书和图示视为说明性的，而非限制性的。可作出修改，以使特定情况、材料、物质组成、方法或过程适应于本技术的目标、精神以及范围。所有此些修改都落入在此所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本技术的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并不限制本技术。