一种集成电路封装结构的制作方法

本申请涉及集成电路封装的，尤其是涉及一种集成电路封装结构。

背景技术：

1、在开关电源ic中，一般使用一个独立的pwm控制器驱动一个独立的高压功率开关(例如mosfet，igbt，sic等，以下统称为mos)的电路结构方式，为了提高对过热状况的控制能力，避免功率开关因过高温度而崩溃，需要控制芯片能更好地对功率开关的发热情况进行及时有效的监控，对于功率开关外置独立放置的方式，会因为控制芯片未与mos有很好的热连接而无法快速探知其温度变化，也就无法对其实施可靠的过温度保护等动作，因此在中小功率开关电源ic应用中，常常采取将mos合封在一个封装体中的结构，从而可以有效地优化控制芯片探知mos温度的能力。

2、目前，在一般的开关电源ic合封结构中，较为常见的封装形式以公模方式被业界广泛使用，例如sop8或者dip8等。在这些常见的封装形态中，作为功率型芯片，作为上述需要合封mos时的封装载体，例如一个典型的sop8封装中，其装载650vmos的能力一般在10mm2以下，同时这些传统的封装形态，封装在其内部的mos开关仅能通过较为窄小且数量极少的引脚作为导热通道，热传导能力差，极大地限制了此类封装的功率应用范围。

3、上述中的相关技术，存在有在封装较大尺寸mos时，热传导能力较差的缺陷。

技术实现思路

1、为了提高热传导能力，本申请提供一种集成电路封装结构。

2、本申请提供的一种集成电路封装结构采用如下的技术方案：

3、一种集成电路封装结构，包括金属框架、内引脚线、外引脚线，固定于所述金属框架上的芯片和功率开关，以及芯片、功率开关和内引脚线之间的连接线，和密封所述金属框架、芯片、功率开关以及连接线的塑封体；所述金属框架包括载片台以及与所述载片台相连接的加宽引脚，所述芯片和功率开关均固定于所述载片台上，所述加宽引脚上开设有分隔孔，以使所述加宽引脚形成第一加宽引脚和第二加宽引脚。

4、通过采用上述技术方案，通过将第一加宽引脚和第二加宽引脚与封装内部的大面积载片台相连，形成芯片、功率开关与外界环境的散热通道，使得芯片和功率开关能够快速散热，使得在较大的功率mos装载能力的情况下，具有较宽大的热传导结构，与相关技术中sop8结构相比，提高热传导能力，同时通过设置分隔孔，防止后续切筋成型时由于受到向下的压力导致加宽引脚折断和脱离。

5、可选的，所述加宽引脚上开设有注胶孔。

6、通过采用上述技术方案，注胶孔的设置，在封装时通过注胶孔将塑封体的上下层连接在一起，使塑封体不易因加宽引脚的宽度影响，有效降低封装分层的风险，提高可靠性。

7、可选的，所述注胶孔包括第一注胶孔和第二注胶孔，所述第一加宽引脚和所述第二加宽引脚上均开设有第一注胶孔，且所述第一注胶孔均位于所述塑封体内；所述第二注胶孔开设于两个所述第一注胶孔之间。

8、通过采用上述技术方案，在塑封体内将第一注胶孔分别开设在第一加宽引脚处和第二加宽引脚处，第二注胶孔开设在两个第一注胶孔之间，通过第一注胶孔和第二注胶孔打胶，提高粘合性，提高封装结构的可靠性。

9、可选的，部分所述第二注胶孔位于所述塑封体外，且所述第二注胶孔与所述分隔孔对应设置。

10、通过采用上述技术方案，部分第二注胶孔裸露在塑封体外，且第二注胶孔与分隔孔对应设置，降低了冲压的应力，增加上下塑封体的接合度，进而降低封装分层的风险。

11、可选的，所述外引脚线有七个，所述第一引脚、第二引脚、第三引脚、第四引脚、第五引脚和所述第六引脚依次连接于所述载片台的同一侧，所述第七引脚与所述加宽引脚位于同一侧，所述外引脚线上均设置有第一连接筋，所述外引脚线之间均通过第一连接筋连接。

12、通过采用上述技术方案，在加工过程中，外引脚线之间使用第一连接筋连接，使得加工时结构更稳定。

13、可选的，所述内引脚线上均设置有第一镀银区，所述第七引脚对应的所述内引脚线上的第一镀银区大于其他所述内引脚线的第一镀银区。

14、通过采用上述技术方案，根据mos的摆放不同，在第七引脚对应的内引脚线上预留空间，使得打线更方便。

15、可选的，所述第七引脚对应的所述内引脚线上朝向所述载片台的一侧设置有倾斜面。

16、通过采用上述技术方案，倾斜面的设置，增大了为打线预留的空间，同时为载片台提供避让位置，进而增大载片台的尺寸，提高mos装载能力。

17、可选的，所述第一引脚和所述第六引脚对应的所述内引脚线呈l型设置。

18、通过采用上述技术方案，通过将内引脚线设置为l型，在增大第一镀银区的同时，提高引脚与塑封体的结合力，防止切筋成型时由于受到向下的压力导致引脚从塑封体内脱离。

19、可选的，所述载片台上设有精压区，所述精压区上根据mos的排布设置有第二镀银区，所述第二镀银区至少有一个。

20、通过采用上述技术方案，在精压区上根据mos的排布设置第二镀银区，从而有效降低精压区上镀银区的面积，提高上下塑封体的接合度，降低封装分层的风险。

21、可选的，所述载片台上设置有第二连接筋，所述第二连接筋用于连接相邻的两个所述载片台。

22、通过采用上述技术方案，第二连接筋的设置，使得相邻两个载片台相连接，便于后续切筋成型，提高生产效率。

23、综上所述，本申请包括以下至少一种有益技术效果：

24、1.通过将第一加宽引脚和第二加宽引脚与封装内部的大面积载片台相连，形成芯片、功率开关与外界环境的散热通道，使得芯片和功率开关能够快速散热，使得在较大的功率mos装载能力的情况下，具有较宽大的热传导结构，与相关技术中sop8结构相比，提高热传导能力，同时通过设置分隔孔，防止后续切筋成型时由于受到向下的压力导致加宽引脚折断和脱离；

25、2.注胶孔的设置，在封装时通过注胶孔将塑封体的上下层连接在一起，使塑封体不易因加宽引脚的宽度影响，有效降低封装分层的风险，提高可靠性；

26、3.倾斜面的设置，增大了为打线预留的空间，同时为载片台提供避让位置，进而增大载片台的尺寸，提高mos装载能力；

27、4.在精压区上根据mos的排布设置第二镀银区，通过最小化载片台上的镀银区，在满足系统打线要求的情况下，可有效降低封装分层风险，从而提高可靠性。

技术特征：

1.一种集成电路封装结构，其特征在于：包括金属框架(1)、内引脚线(2)、外引脚线(3)，固定于所述金属框架(1)上的芯片(4)和功率开关(5)，以及芯片(4)、功率开关(5)和内引脚线(2)之间的连接线(6)，和密封所述金属框架(1)、芯片(4)、功率开关(5)以及连接线(6)的塑封体(7)；所述金属框架(1)包括载片台(11)以及与所述载片台(11)相连接的加宽引脚(12)，所述芯片(4)和功率开关(5)均固定于所述载片台(11)上，所述加宽引脚(12)上开设有分隔孔(123)，以使所述加宽引脚(12)形成第一加宽引脚(121)和第二加宽引脚(122)。

2.根据权利要求1所述的集成电路封装结构，其特征在于：所述加宽引脚(12)上开设有注胶孔(8)。

3.根据权利要求2所述的集成电路封装结构，其特征在于：所述注胶孔(8)包括第一注胶孔(81)和第二注胶孔(82)，所述第一加宽引脚(121)和所述第二加宽引脚(122)上均开设有第一注胶孔(81)，且所述第一注胶孔(81)均位于所述塑封体(7)内；所述第二注胶孔(82)开设于两个所述第一注胶孔(81)之间。

4.根据权利要求3所述的集成电路封装结构，其特征在于：部分所述第二注胶孔(82)位于所述塑封体(7)外，且所述第二注胶孔(82)与所述分隔孔(123)对应设置。

5.根据权利要求1所述的集成电路封装结构，其特征在于：所述外引脚线(3)包括第一引脚(31)、第二引脚(32)、第三引脚(33)、第四引脚(34)、第五引脚(35)、第六引脚(36)和第七引脚(37)，其中所述第一引脚(31)、第二引脚(32)、第三引脚(33)、第四引脚(34)、第五引脚(35)和所述第六引脚(36)依次连接于所述载片台(11)的同一侧，所述第七引脚(37)与所述加宽引脚(12)位于同一侧，所述外引脚线(3)上均设置有第一连接筋(13)，所述外引脚线(3)之间均通过第一连接筋(13)连接。

6.根据权利要求5所述的集成电路封装结构，其特征在于：所述内引脚线(2)上均设置有第一镀银区(21)，所述第七引脚(37)对应的所述内引脚线(2)上的第一镀银区(21)大于其他所述内引脚线(2)的第一镀银区(21)。

7.根据权利要求5所述的集成电路封装结构，其特征在于：所述第七引脚(37)对应的所述内引脚线(2)上朝向所述载片台(11)的一侧设置有倾斜面(9)。

8.根据权利要求6所述的集成电路封装结构，其特征在于：所述第一引脚(31)和所述第六引脚(36)对应的所述内引脚线(2)呈l型设置。

9.根据权利要求1所述的集成电路封装结构，其特征在于：所述载片台(11)上设有精压区(15)，所述精压区(15)上根据mos的排布设置有第二镀银区(16)，所述第二镀银区(16)至少有一个。

10.根据权利要求1所述的集成电路封装结构，其特征在于：所述载片台(11)上设置有第二连接筋(14)，所述第二连接筋(14)用于连接相邻的两个所述载片台(11)。

技术总结
本申请涉及一种集成电路封装结构，其包括金属框架、内引脚线、外引脚线，固定于所述金属框架上的芯片和功率开关，以及芯片、功率开关和内引脚线之间的连接线，和密封所述金属框架、芯片、功率开关以及连接线的塑封体；所述金属框架包括载片台以及与所述载片台相连接的加宽引脚，所述芯片和功率开关均固定于所述载片台上，所述加宽引脚上开设有分隔孔，以使所述加宽引脚形成第一加宽引脚和第二加宽引脚。本申请具有较大的功率MOS装载能力和热导出能力，提高功率应用范围的效果。

技术研发人员：郑凌波,王福龙
受保护的技术使用者：深圳市力生美半导体股份有限公司
技术研发日：20221024
技术公布日：2024/1/13