半导体器件、存储器器件及其形成方法与流程

半导体器件、存储器器件及其形成方法


背景技术：

1.本公开涉及半导体器件、存储器器件及其制造方法。
2.诸如硅局部氧化(local oxidation of silicon，locos)、深沟槽隔离和浅沟槽隔离(shallow trench isolation，sti，又称为掩埋氧化物隔离技术)的集成电路隔离是集成电路的部分，所述部分将电路部件隔开并且防止相邻电路部件之间的电流泄漏。对于高级互补金属氧化物半导体(complementary metal oxide semiconductor，cmos)工艺而言，隔离沟槽(尤其是sti)在提供晶体管的有源区之间的隔离方面发挥了重要作用。


技术实现要素：

3.在一方面，一种半导体器件包括衬底、在衬底中的第一沟槽隔离、形成在第一沟槽隔离下方的第一掺杂区、形成在衬底中的两个第二掺杂区以及形成在两个第二掺杂区之间的第一栅极结构。
4.在另一方面，一种存储器器件包括存储器单元阵列以及耦合到存储器单元阵列的外围电路。外围电路包括高压(hv)电路。hv电路包括衬底、在衬底中的第一沟槽隔离、形成在第一沟槽隔离下方的第一掺杂区、形成在衬底中的两个第二掺杂区以及形成在两个第二掺杂区之间的第一栅极结构。
5.在又一方面，一种用于形成半导体器件的方法包括：在衬底中形成牺牲第一沟槽隔离；对牺牲第一沟槽隔离进行回蚀，以在衬底中形成第一凹陷和第一沟槽隔离；在第一凹陷和第一沟槽隔离之上形成具有孔的掩模层；经由所述孔进行离子注入，以在第一沟槽隔离下方形成第一掺杂区；在衬底中形成两个第二掺杂区；以及在衬底上且在两个第二掺杂区之间形成第一栅极结构。
6.在再一方面，一种用于形成半导体器件的方法包括：在衬底中形成牺牲第一沟槽隔离，并且在衬底中形成包围衬底的部分的第二沟槽隔离；对牺牲第一沟槽隔离进行回蚀，以在衬底中形成第一凹陷和第一沟槽隔离，并且对第二沟槽隔离进行回蚀，以在第二沟槽隔离中形成第二凹陷；在第一凹陷和第一沟槽隔离之上形成具有孔的掩模层；经由所述孔进行离子注入，以在第一沟槽隔离下方形成第一掺杂区；在衬底中形成两个第二掺杂区；以及在衬底上且在两个第二掺杂区之间形成第一栅极结构并且在所述衬底的部分之上形成第二栅极结构。
附图说明
7.并入本文并形成说明书的部分的附图示出了本公开的各个方面，并且与说明书一起进一步用以解释本公开的原理并使相关领域的技术人员能够做出和使用本公开。
8.图1a示出了根据本公开的一些方面的示例性存储器器件的截面的示意图。
9.图1b示出了根据本公开的一些方面的另一示例性存储器器件的截面的示意图。
10.图2示出了根据本公开的一些方面的包括具有页缓冲器的外围电路的示例性存储器器件的示意性电路图。
11.图3示出了根据本公开的一些方面的被提供了各种电压的外围电路的框图。
12.图4a示出了根据本公开的一些方面的半导体器件的平面图。
13.图4b示出了根据本公开的一些方面的图4a中的半导体器件的放大平面图。
14.图4c示出了根据本公开的一些方面的图4a中的半导体器件的截面的侧视图。
15.图4d示出了根据本公开的一些方面的半导体器件的截面的侧视图。
16.图4e示出了根据本公开的一些方面的半导体器件的3d晶体管的透视图。
17.图4f和图4g示出了根据本公开的一些方面的图4e中的3d晶体管的两个截面的侧视图。
18.图5a-5f示出了根据本公开的一些方面的用于形成半导体器件的制作过程。
19.图6a-6j示出了根据本公开的一些方面的用于形成半导体器件的制作过程。
20.图7示出了根据本公开的一些方面的用于形成示例性半导体器件的方法的流程图。
21.图8示出了根据本公开的一些方面的用于形成示例性半导体器件的方法的流程图。
22.将参考附图描述本公开。
具体实施方式
23.尽管讨论了具体配置和布置，但是应当理解这仅仅是为了说明的目的而进行的。因此，可以使用其他配置和布置，而不脱离本公开的范围。而且，可以在各种各样的其他应用中采用本公开。如在本公开中所描述的功能和结构特征可以按照未在附图中具体示出的方式彼此组合、调整和修改，使得这些组合、调整和修改处于本公开的范围内。
24.通常，可以至少部分地从上下文中的用法理解术语。例如，至少部分取决于上下文，如在本文中所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“所述”之类的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达排他性的因素集合，而是可以允许存在不一定明确描述的额外因素，这同样至少部分地取决于上下文。
25.应当容易理解的是，本公开中的“在
……
上”、“在
……
上方”和“在
……
之上”的含义应以最宽泛的方式来解释，使得“在
……
上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在
……
上方”或“在
……
之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括其间没有中间特征或层的“它在某物上方”或“它在某物之上”的含义(即，直接在某物上)。
26.此外，为了便于描述，可以在本文中使用诸如“在
……
之下”、“在
……
下方”、“下”、“在
……
上方”、“上”等之类的空间相对术语来描述如图所示的一个元件或特征与另一个(多个)元件或特征的关系。除了附图中所示的取向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。设备可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文中所使用的空间相关描述词。
27.如在本文中所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化或可以保持未图案化。此外，衬底
可以包括多种半导体材料，例如硅，锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
28.如在本文中所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是同质或异质连续结构的区域，该区域具有小于连续结构厚度的厚度。例如，层可以位于连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可以水平延伸，垂直延伸和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或垂直互连通道(过孔)触点)以及一个或多个电介质层。
29.在3d nand存储器器件中，串驱动器是最常用的并且是被配置为控制3d nand存储器串的阵列的最重要电路之一。具体而言，更多的堆叠的存储器单元阵列需要更多的外围电路来操作多个半导体器件(例如，存储器器件)，由此要求外围电路中的串驱动器有更多的高压晶体管。高压晶体管失效的原因之一是电击穿。例如，在存储器单元的编程过程中，串驱动器的高压晶体管可能保持超过25伏特(v)的偏压。此外，相邻高压晶体管可能相互之间具有25v的电压差。尽管可以存在用于对每个高压晶体管进行分隔以及隔离的沟槽隔离(sti)，但是击穿电压要求显著提高。此外，在存储器单元的擦除过程期间，高压晶体管可能保持源自于阵列耦合的另一超过24v的偏压。操作期间的这些高电压可能引起高压晶体管的电击穿。随着阵列堆叠体的增加，击穿电压要求也提高。尽管沟槽隔离可以为相邻的晶体管或其他半导体器件提供隔离，但是有限的芯片面积限制了沟槽隔离的宽度和深度的增大，由此限制了击穿电压的进一步提高。
30.击穿电压的瓶颈之一(即，击穿路径)是高压晶体管的重掺杂n阱(又称为n加(np)区域)与沟槽隔离之间的空间。在一些实施方式中，进一步形成位于沟槽隔离下方的p阱(又被称为场轻掺杂(field light doping，fld)区域)，以提供额外的击穿电压。np与fld之间的这一空间变成了高压晶体管的击穿电压的关键点。如果可以扩展该空间，就可以提高击穿电压。
31.为了解决前述问题中的一个或多个，本公开介绍了一种解决方案，在该解决方案中，通过去除沟槽隔离的上方部分而减薄沟槽隔离，并且提供可以是光刻胶层的掩模层，以覆盖减薄后的沟槽隔离并经由掩模层的孔且穿过减薄后的沟槽隔离进行离子注入，从而在减薄后的沟槽隔离下方形成fld区域，由此降低fld区域的宽度并因而提高高压晶体管的击穿电压。此外，在一些实施方式中，可以对形成fld区域的方法的一些步骤进行配置，从而在同一过程中形成3d晶体管以及高压晶体管，这显著简化了制造过程并且降低了每一过程的成本。
32.应当指出，本公开使用了示例性3d晶体管和示例性高压晶体管来说明就这些晶体管而言如何在同一过程中形成所公开的沟槽隔离。也可以使用所公开的方法借助于适当的修改来实施具有拥有类似特点的其他类型的3d晶体管或高压晶体管的任何半导体器件。
33.图1a示出了根据本公开的一些方面的存储器器件100的截面的示意图。存储器器件100表示键合芯片的示例。存储器器件100的部件(例如，存储单元阵列和外围电路)可以分别形成在不同的衬底上，之后结合起来以形成键合芯片。存储器器件100可以包括含有存
储器单元的阵列(存储器单元阵列)的第一半导体结构102。在一些实施方式中，存储器单元阵列包括nand闪速存储器单元的阵列。为了便于描述，可以采用nand闪速存储器单元阵列作为示例来描述本公开当中的存储器单元阵列。但是应当理解，存储器单元阵列不限于nand闪速存储器单元阵列，并且可以包括任何其他适当类型的存储器单元阵列，例如动态随机存取存储器(dynamic random access memory，dram)单元阵列、静态随机存取存储器(static random access memory，sram)单元阵列、nor闪速存储器单元阵列、相变存储器(phase change memory，pcm)单元阵列、电阻式存储器单元阵列、磁存储器单元阵列、自旋转移矩(spin transfer torque。stt)存储器单元阵列(仅举几例)或者它们的任何组合。
34.第一半导体结构102可以是nand闪速存储器器件，其中存储器单元是以3d nand存储器串的阵列和/或二维(2d)nand存储器单元的阵列的形式提供的。可以将nand存储器单元组织成指状物，继而将这些指状物组织成块，其中每个nand存储器单元电连接到被称为位线(bit line，bl)的单独线。nand存储器单元中的具有同一垂直位置的所有单元可以通过控制栅极由字线(word line，wl)电连接。在一些实施方式中，平面含有通过同一条位线电连接的某一数量的块。第一半导体结构102可以包括一个或多个平面，并且执行所有的读取/编程(写入)/擦除操作所需的外围电路可以包含在第二半导体结构104中。
35.在一些实施方式中，nand存储器单元的阵列是2d nand存储器单元的阵列，每个2d nand存储器单元包括浮栅晶体管。根据一些实施方式，2d nand存储器单元的阵列包括多个2d nand存储器串，每个2d nand存储器串包括多个串联连接(类似于nand门)的存储器单元(例如，32到128个存储器单元)和两个选择晶体管。根据一些实施方式，每个2d nand存储器串布置在衬底上的同一平面中(采取2d的形式)。在一些实施方式中，nand存储器单元的阵列是3d nand存储器串的阵列，每个3d nand存储器串在衬底上方垂直地延伸(采取3d的形式)穿过堆叠结构(例如，存储器堆叠体)。取决于3d nand技术(例如，存储器堆叠体中的层/层级(tier)的数量)，3d nand存储器串通常包括32到256个nand存储器单元，每个nand存储器单元包括浮栅晶体管或电荷捕获晶体管。
36.如图1a所示，存储器器件100还可以包括第二半导体结构104，第二半导体结构104包括第一半导体结构102的存储器单元阵列的外围电路。外围电路(又称为控制和感测电路)可以包括用于有助于存储器单元阵列的操作的任何适当的数字、模拟和/或混合信号电路。例如，外围电路可以包括页缓冲器、解码器(例如，行解码器或列解码器)、感测放大器、驱动器(例如，字线驱动器)、输入/输出(i/o)电路、电荷泵、电压源或电压发生器、电流或电压参考、上文提及的功能电路的任何部分(例如，子电路)或者电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。例如，外围电路可以包括根据本公开的一些实施方式的3d晶体管和高压晶体管。
37.如图1a所示，存储器器件100还包括垂直位于第一半导体结构102与第二半导体结构104之间的键合界面106。如下文所详细描述的，第一半导体结构102和第二半导体结构104可以是分别制造的(并且在一些实施方式中是并行制造的)，使得制造第一半导体结构102和第二半导体结构104中的一个的热预算不对制造第一半导体结构102和第二半导体结构104中的另一个的工艺构成限制。此外，可以形成穿过键合界面106的大量互连(例如，键合触点)，以在第一半导体结构102和第二半导体结构104之间形成直接的短距离(例如，微米级)电连接，这与电路板(例如，印刷电路板(printed circuit board，pcb))上的长距离
nand存储器串208(阵列的列)。在一些实施方式中，同一块204中的3d nand存储器串208的ssg晶体管210的源极通过同一条源极线(source line，sl)214(例如，公共sl)耦合到例如地。在一些实施方式中，同一块204内的3d nand存储器串208的dsg晶体管212的漏极耦合到外围电路202中的页缓冲器(未示出)。根据一些实施方式，每个3d nand存储器串208的dsg晶体管212耦合到相应的位线216，可以经由输出总线(未示出)从该相应的位线216读取或编程数据。在一些实施方式中，每个3d nand存储器串208被配置为通过经由一条或多条dsg线213向相应的dsg晶体管212施加选择电压(例如，高于dsg晶体管212的阈值电压)或去选择电压(例如，0v)和/或通过经由一条或多条ssg线215向相应的ssg晶体管210施加选择电压(例如，高于ssg晶体管210的阈值电压)或去选择电压(例如，0v)而被选择或未被选择。
42.如图2所示，可以将3d nand存储器串208组织成多个块204，每个所述块可以具有公共源极线214。在一些实施方式中，每个块204是用于擦除操作的基本数据单位，即，同一块204上的所有存储器单元206同时被擦除。存储器单元206可以通过字线218耦合，所述字线选择哪一行的存储器单元206受读取和编程操作的影响。在一些实施方式中，每条字线218耦合到一行220的存储器单元206，行220是用于编程和读取操作的基本数据单位。每条字线218可以包括相应行220中的每个存储器单元206处的多个控制栅极(栅电极)以及耦合控制栅极的栅极线。
43.外围电路202可以通过位线216、字线218、源极线214、ssg线215和dsg线213耦合到存储器单元阵列201。如上所述，外围电路202可以包括用于有助于存储器单元阵列201的操作的任何适当电路。例如，外围电路202可以通过向包含所要读取的数据的字线218施加读取电压信号并且感测字线218上的目标存储器单元206是否被切换来读取存储器单元阵列201的目标存储器单元206。而且，外围电路202可以通过向包含所要写入的数据的字线218施加写入电压信号来对存储器单元阵列201的目标存储器单元206进行写入/编程。另外，外围电路202被配置为通过经由一条或多条dsg线213向相应的dsg晶体管212施加选择电压(例如，高于dsg晶体管212的阈值电压)或去选择电压(例如，0v)和/或通过经由一条或多条ssg线215向相应的ssg晶体管210施加选择电压(例如，高于ssg晶体管210的阈值电压)或去选择电压(例如，0v)来选择或不选择每个3d nand存储器串208。外围电路202可以包括使用cmos技术形成的各种类型的外围电路。例如，外围电路可以包括根据本公开的一些实施方式的3d晶体管和高压晶体管。
44.不同于逻辑器件，存储器器件(例如，3d nand闪速存储器)需要向存储器外围电路供应很宽范围的电压，这些电压包括不适于特别是使用高级cmos技术节点(例如，亚22nm)的逻辑器件(例如，微处理器)，但却是存储器操作所需的较高电压(例如，3.3v或更高)。例如，图3示出了根据本公开的一些方面的被提供了各种电压的外围电路的框图。在一些实施方式中，存储器器件(例如，图2中的存储器器件200)中的外围电路(例如，图2中的外围电路202)包括超低电压(low low voltage，llv)源301、低电压(low voltage，lv)源303和高电压(high voltage，hv)源305，它们中的每一个被配置为提供处于相应电平(vdd1、vdd2或vdd3，其中vdd1《vdd2《vdd3)的电压。每个电压源301、303或305可以从外部电源(例如，电池)接收处于适当电平的电压输入。每个电压源301、303或305还可以包括电压转换器和/或电压调节器，以将外部电压输入转换至相应电平(vdd1、vdd2或vdd3)，并且保持以及通过对应的电源轨将处于该相应电平(vdd1、vdd2或vdd3)的电压输出。
45.在一些实施方式中，llv源301被配置为提供0.9v和2.0v之间的电压(例如，0.9v、0.95v、1v、1.05v、1.1v、1.15v、1.2v、1.25v、1.3v、1.35v、1.4v、1.45v、1.5v、1.55v、1.6v、1.65v、1.7v、1.75v、1.8v、1.85v、1.9v、1.95v、由这些值中的任意一个作为下限所限定的任何范围或者处于由这些值中的任何两个值所限定的任何范围内)。在一个示例中，该电压为1.2v。在一些实施方式中，lv源303被配置为提供2v和3.3v之间的电压(例如，2v、2.1v、2.2v、2.3v、2.4v、2.5v、2.6v、2.7v、2.8v、2.9v、3v、3.1v、3.2v、3.3v、由这些值中的任意一个作为下限所限定的任何范围或者处于由这些值中的任何两个值所限定的任何范围内)。在一个示例中，该电压为3.3v。在一些实施方式中，hv源305被配置为提供大于3.3v的电压。在一个示例中，该电压处于5v和30v之间(例如，5v、6v、7v、8v、9v、10v、11v、12v、13v、14v、15v、16v、17v、18v、19v、20v、21v、22v、23v、24v、25v、26v、27v、28v、29v、30v、由这些值中的任意一个作为下限所限定的任何范围或者处于由这些值中的任何两个值所限定的任何范围内)。应当理解，以上相对于hv源305、lv源303和llv源301描述的电压范围仅为了说明的目的并且是非限制性的，可以由hv源305、lv源303和llv源301提供任何其他适当电压范围。然而，至少由lv源303和hv源305提供的电压电平(例如，2v及更高)可能不适于使用高级cmos技术节点(例如，亚22nm)的逻辑器件中的3d晶体管(例如，鳍式场效应晶体管，又称为finfet)。
46.存储器外围电路(例如，外围电路202)可以基于它们的适用电压电平(vdd1、vdd2或vdd3)被分类为分别耦合到llv源301、lv源303和hv源305的llv电路302、lv电路304和hv电路306。在一些实施方式中，hv电路306包括通过字线、位线、ssg线、dsg线、源极线等耦合到存储器单元阵列(例如，存储器单元阵列201)的一个或多个驱动器，并且被配置为在执行存储器操作(例如，读取、编程或擦除)时通过向字线、位线、ssg线、dsg线、源极线等施加处于适当电平的电压来驱动存储器单元阵列。在一个示例中，hv电路306可以是可承受例如5v和30v之间的范围内的电压的。在一个示例中，hv电路306可以包括在编程操作期间向字线施加例如5v和30v之间的范围内的编程电压(vprog)或通过电压(vpass)的字线驱动器(未示出)。在另一个示例中，hv电路306可以包括在擦除操作期间向位线施加例如5v和30v之间的范围内的擦除电压(veras)的位线驱动器(未示出)。在一些实施方式中，lv电路304包括被配置为缓冲从存储器单元阵列读取的数据或者要编程至存储器单元阵列的数据的页缓冲器(未示出)。例如，可以由lv源303向页缓冲器提供例如3.3v的电压。在一些实施方式中，llv电路302包括被配置为使存储器单元阵列与存储器控制器通过接口连接的i/o电路(未示出)。例如，可以由llv源301向i/o电路提供例如1.2v的电压。
47.llv电路302、lv电路304或hv电路306中的至少一个可以包括本文中公开的3d晶体管。在一些实施方式中，llv电路302、lv电路304和hv电路306中的每一个包括3d晶体管。在一个示例中，llv电路302可以是可承受例如0.9v和2v之间的范围内的电压的。在一个示例中，lv电路304可以是可承受例如2v和3.3v之间的范围内的电压的。在一些实施方式中，llv电路302和lv电路304中的每一个包括3d晶体管，而hv电路306包括平面电路。此外，llv电路302、lv电路304或hv电路306可以作为外围电路以本文公开的任何适当的组合被实施成具有3d晶体管和/或平面晶体管。在一些实施方式中，3d晶体管可以提供好得多的对沟道的控制，并且在栅极截止时防止源极和漏极之间的漏电流。另外，3d晶体管可以降低芯片面积和功耗。
48.为了应对上述挑战，根据本公开的一些方面提供了半导体器件400。例如，半导体器件400可以包含在图3中的hv电路306中。如半导体器件400的平面图所示，在图4a中的衬底421上形成一个或多个hv晶体管401。hv晶体管401可以在y方向和/或x方向上通过一个或多个沟槽隔离411以及一个或多个第一掺杂区413隔开或者划分开。应当指出，在下文中，附图中的x轴、y轴和z轴示出其中的部件的空间关系。例如，衬底421包括两个在x方向(横向方向或宽度方向)上横向延伸的横向表面(例如，顶表面和底表面)。如在文中所使用的，当半导体器件的衬底在z方向(垂直方向或厚度方向)上位于半导体器件的最低平面内时，半导体器件的一个部件(例如，层或器件)是在另一部件(例如，层或器件)“上”、“上方”还是“下方”是在z方向上相对于该衬底来确定的。在本公开中将通篇采用相同的概念来描述空间关系。
49.沟槽隔离411形成在衬底421中并在衬底421中延伸，并且被配置为防止相邻晶体管或其他半导体器件(例如，相邻hv晶体管401)之间的电流泄漏。
50.第一掺杂区413包括p型掺杂材料。换言之，第一掺杂区413掺杂有任何适当的p型掺杂剂，例如硼(b)或镓(ga)。在一些实施方式中，第一掺杂区413形成在沟槽隔离411下方，并且被配置为提供高电阻并阻断泄漏路径。例如，第一掺杂区413的表面掺杂浓度可以是1x10
16
到1x10
19
cm-3
。例如，第一掺杂区413的表面掺杂浓度可以是1x10
16
、2x10
16
、3x10
16
、4x10
16
、5x10
16
、6x10
16
、7x10
16
、8x10
16
、9x10
16
、1x10
17
、2x10
17
、3x10
17
、4x10
17
、5x10
17
、6x10
17
、7x10
17
、8x10
17
、9x10
17
、1x10
18
、2x10
18
、3x10
18
、4x10
18
、5x10
18
、6x10
18
、7x10
18
、8x10
18
、9x10
18
或1x10
19
cm-3
。在一些实施方式中，第一掺杂区413是离子注入区。
51.hv晶体管401可以包括形成在一个或多个第二掺杂区405中的两个之间的一个或多个栅极结构403。在一些实施方式中，hv晶体管401可以具有两个栅极和三个n阱，如图4a所示。在一些实施方式中，这两个栅极栅极指状物，所述栅极指状物电连接并且连接到栅极焊盘。第二掺杂区405包括n型掺杂材料。换言之，第二掺杂区405掺杂有任何适当的n型掺杂剂，例如磷(p)或砷(as)。在一些实施方式中，两个第二掺杂区405被配置为是hv晶体管401的n阱。例如，第二掺杂区405的表面掺杂浓度可以是1x10
16
到1x10
19
cm-3
。例如，第二掺杂区405的表面掺杂浓度可以是1x10
16
、2x10
16
、3x10
16
、4x10
16
、5x10
16
、6x10
16
、7x10
16
、8x10
16
、9x10
16
、1x10
17
、2x10
17
、3x10
17
、4x10
17
、5x10
17
、6x10
17
、7x10
17
、8x10
17
、9x10
17
、1x10
18
、2x10
18
、3x10
18
、4x10
18
、5x10
18
、6x10
18
、7x10
18
、8x10
18
、9x10
18
或1x10
19
cm-3
。
52.hv晶体管401还可以包括形成在第二掺杂区405和栅极结构403下方的第三掺杂区404。第三掺杂区404包括p型掺杂材料。换言之，第三掺杂区404掺杂有任何适当的p型掺杂剂，例如硼(b)或镓(ga)。在一些实施方式中，第三掺杂区404被配置为是hv晶体管401的p阱。例如，第三掺杂区404的表面掺杂浓度可以是1x10
16
到1x10
19
cm-3
。例如，第三掺杂区404的表面掺杂浓度可以是1x10
16
、2x10
16
、3x10
16
、4x10
16
、5x10
16
、6x10
16
、7x10
16
、8x10
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或1x10
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cm-3
。在一些实施方式中，第三掺杂区404是通过提供p掺杂衬底并且将该p掺杂衬底键合到衬底421而形成的。基于第二掺杂区405是hv晶体管401的n阱并且第三掺杂区404是hv晶体管401的p阱，在hv晶体管401处于“导通”状态(即，施加正向电压)时，其在漏极端子和源极端子之间表现出电阻行为。换言之，在n阱和p阱被正向偏置时，其允许电流流动。而且，在hv晶体管401处于“截止”状态(即，施加
反向电压)时，hv晶体管401等效于pn二极管或pin二极管。换言之，在n阱和p阱被反向偏置时，空间电荷区主要在掺杂侧之一(即，n阱侧)上延伸。这一处于“截止”状态下的pn结可以在漏极端子和源极端子之间保持反向偏置，充当绝缘体并且不允许电流流动。这一pn结结构尤其可承受高击穿电压。
53.如上文所提及的，尽管hv晶体管401可以保持高击穿电压，但是沟槽隔离可能变成提高击穿电压的瓶颈。图4b示出了根据本公开的一些方面的图4a中的半导体器件的放大平面图。如图4b所示，在高反向偏压被施加至hv晶体管401时，n阱(即，np)区和沟槽隔离(即，sti)以及其下方的第一掺杂区(即fld)之间的空间建立了高电场。这一空间的距离是击穿电压的关键点。具体而言，该距离越长，hv晶体管能够承受的击穿电压就越高。由于hv晶体管401的n阱的宽度因有限的芯片面积而不易被修改，因此可能需要其他的解决方案来增大该距离。此外，常规的光刻技术可能无法实现小于0.4μm的fld区的宽度或者大于0.6μm的np区与fld区之间的距离，根据本公开的一些方面的公开技术提供了改善此类限制的制造方法。因此，通知使用根据本公开的方法，np区与fld区之间的距离可以大于0.6μm，如0.6-0.8μm，例如，0.61μm、0.62μm、0.63μm、0.64μm、0.65μm、0.66μm、0.67μm、0.68μm、0.69μm、0.70μm、0.71μm、0.72μm、0.73μm、0.74μm、0.75μm、0.76μm、0.77μm、0.78μm、0.79μm或0.80μm。在一些实施方式中，np区与sti之间的距离可以大于0.4μm，如0.4-0.6μm，例如，0.41μm、0.42μm、0.43μm、0.44μm、0.45μm、0.46μm、0.47μm、0.48μm、0.49μm、0.50μm、0.51μm、0.52μm、0.53μm、0.54μm、0.55μm、0.56μm、0.57μm、0.58μm、0.59μm或0.60μm。
54.图4c示出了根据本公开的一些方面的沿图4a中的aa平面的半导体器件400的截面的侧视图。如图4c所示，半导体器件400包括衬底421、形成在衬底421上的hv晶体管401、形成在hv晶体管401旁边并且被配置为阻断hv晶体管401与相邻晶体管之间的泄漏路径的第一沟槽隔离411以及形成在第一沟槽隔离411下方的第一掺杂区413。半导体器件400还可以包括形成在衬底421上方并且覆盖hv晶体管401和第一沟槽隔离411的顶表面的层间电介质(interlayer dielectric，ild)4119。
55.hv晶体管401可以包括形成在衬底421中且在z方向上延伸到衬底421内的第三掺杂区404、形成在衬底421的第三掺杂区404中的第二掺杂区405以及形成在衬底421上的垂直(即，在z方向上)延伸并且沿横向(即，在y方向上)位于两个第二掺杂区405之间的第一栅极结构408。第一栅极结构408包括形成在衬底421的第三掺杂区404上的第一栅极电介质407以及形成在第一栅极电介质407上的第一栅电极409。hv晶体管401还可以包括形成在相应的第二掺杂区405上并与相应的第二掺杂区405电连接的第一电极425以及形成在第一栅电极409上并与第一栅电极409电连接的第二电极427。
56.衬底421可以包括硅(例如，单晶硅c-si)、硅锗(sige)、砷化镓(gaas)、锗(ge)、绝缘体上硅(soi)或任何其他适当的材料。在一些实施方式中，衬底421包括si衬底。第一栅极电介质407可以包括任何适当的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质(例如，氧化铝、氧化铪、氧化锆等)。在一些实施方式中，第一栅极电介质407包括氧化硅(即，栅极氧化物)。第一栅电极409可以包括任何适当的导电材料，例如多晶硅、金属(例如，钨(w)、铜(cu)、铝(al)等)、金属化合物(例如，氮化钛(tin)、氮化钽(tan)等)或硅化物。在一些实施方式中，第一栅电极409包括掺杂多晶硅(即，栅极多晶硅)。层间电介质4119可以包括任何适当的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质(例如，氧化铝、氧
化铪、氧化锆等)。在一些实施方式中，层间电介质4119包括氧化硅。第一电极425和第二电极427可以包括任何适当的导电材料，例如多晶硅、金属(例如，钨(w)、铜(cu)、铝(al)等)、金属化合物(例如，氮化钛(tin)、氮化钽(tan)等)或硅化物。在一些实施方式中，第一电极425和第二电极427包括钨。
57.形成第一沟槽隔离411，并且第一沟槽隔离411垂直地(即，在z方向上)延伸到衬底421内，还形成在hv晶体管401的旁边，以使hv晶体管401与相邻晶体管隔离并且防止泄漏路径通过。沟槽隔离(例如，第一沟槽隔离411)可以是浅沟槽隔离(sti)。这些sti可以形成在衬底421中或衬底421上并且位于相邻晶体管或其他半导体器件之间，以减少电流泄漏。沟槽隔离(例如，第一沟槽隔离411)可以包括任何适当的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质(例如，氧化铝、氧化铪、氧化锆等)。在一些实施方式中，高k电介质材料包括任何介电常数或k值高于氮化硅的电介质(k》7)。在一些实施方式中，第一沟槽隔离411的材料包括氧化硅。在一些实施方式中，第一沟槽隔离411可以是减薄的沟槽隔离。换言之，减薄的隔离沟槽411的顶表面低于衬底421的顶表面。
58.第一掺杂区413形成在第一沟槽隔离411下方，并且在横向方向上(例如，在y方向上)具有等于或小于0.2μm的宽度。而且，如图4c所示的第二掺杂区405与第一掺杂区413之间的在横向方向上(例如，在y方向上)的距离d1等于或大于0.6μm，或甚至大于0.7μm。第一掺杂区413的缩小的宽度以及第二掺杂区405与第一掺杂区413之间的增大的距离可以显著提高hv晶体管401的击穿电压。应当指出，本文中的距离是指区域的最近部分到另一区域的最近部分。
59.图4d示出了根据本公开的一些方面的另一半导体器件420的截面的侧视图。除了形成在衬底421上的3d晶体管430之外，半导体器件420与半导体器件400类似。为了便于描述，半导体器件420中的其他与半导体器件400中的那些部件相同的部件可以参照图4c中的描述。如图4d所示，半导体器件420可以包括形成在衬底421上的3d晶体管430。根据本公开的一些实施方式，3d晶体管430可以包含在llv电路302或lv电路304中。应当指出，尽管如在图4d中在z-y平面中示出了3d晶体管430，并且将3d晶体管430布置为与hv晶体管401和第一沟槽隔离411并排，但是未必要按照这样的方式对3d晶体管430进行布置。例如，3d晶体管430可以被旋转90度或者处于其他取向上，或者3d晶体管430可以布置在衬底421的远端或甚至在同一晶圆(未示出)中的另一衬底421上。
60.3d晶体管430还可以在图4e-4g中示出。可以对图4d和图4e-4g一起讨论。如图4e所示，3d晶体管430可以包括具有源极4461、漏极4462以及形成在源极4461和漏极4462之间的有源区4463的3d半导体主体446。3d半导体主体446部分地形成于在z方向上延伸穿过第二沟槽隔离431的第二凹陷436中。换言之，3d半导体主体446的至少部分(即，3d半导体主体446的底部部分)被第二沟槽隔离431包围。在一些实施方式中，3d晶体管430还包括与衬底的部分433(例如，对应于有源区4463)接触的栅极结构435。栅极结构435可以包括第二栅极电介质437和形成在第二栅极电介质437上的第二栅电极439。衬底的部分433在x方向上被源极4461和漏极4462包围，并且在y方向上被第二沟槽隔离431包围。3d半导体主体446至少部分地在衬底421的顶表面上方延伸，从而不仅暴露出3d半导体主体446的顶表面，而且还暴露出3d半导体主体446的两个侧表面。如图4e所示，例如，3d半导体主体446可以采用3d结构(又称为“鳍”)，以暴露出其三面。而且，3d半导体主体446可以延伸穿过第二沟槽隔离
431，并且可以在y方向上的两侧上至少部分地被第二沟槽隔离431包围。在一些实施方式中，3d半导体主体446由衬底421形成。在一些实施方式中，3d半导体主体446包括单晶硅。源极4461和漏极4462可以掺杂有任何适当的p型掺杂剂(例如，硼(b)或镓(ga))或者任何适当的n型掺杂剂(例如，磷(p)或砷(as))。在平面图中，源极4461和漏极4462可以由栅极结构435隔开。也就是说，根据一些实施方式，在平面图中，栅极结构435形成在源极4461和漏极4462之间。在施加至栅极结构435的第二栅电极439的栅极电压高于3d晶体管430的阈值电压时，衬底421中的3d晶体管430的沟道可以在栅极结构435之下在横向上形成在源极4461与漏极4462之间。如图4e所示，栅极结构435可以位于衬底的部分433(即，有源区4463)上方并且与衬底的部分433接触，在衬底的部分433中可以形成沟道。换言之，根据一些实施方式，栅极结构435与有源区4463的三个面(即，在衬底的部分433的顶部平面和衬底的部分433的两个侧平面中)接触。而且，衬底的部分433在y方向上被栅极结构435包围，并且在x方向上被另外两侧上的源极4461和漏极4462包围。应当理解，尽管在图4e-4g中未示出，但是3d晶体管430可以包括额外的部件，例如阱和间隔体。
61.第二栅极电介质437可以包括任何适当的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质(例如，氧化铝、氧化铪、氧化锆等)。在一些实施方式中，第二栅极电介质437包括氧化硅(即，栅极氧化物)。第二栅电极439可以包括任何适当的导电材料，例如多晶硅、金属(例如，钨(w)、铜(cu)、铝(al)等)、金属化合物(例如，氮化钛(tin)、氮化钽(tan)等)或硅化物。在一些实施方式中，第二栅电极439包括掺杂多晶硅(即，栅极多晶硅)。
62.形成第二沟槽隔离431，并且第二沟槽隔离431垂直地(即，在z方向上)延伸到衬底421内。第二沟槽隔离431可以包括任何适当的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质(例如，氧化铝、氧化铪、氧化锆等)。在一些实施方式中，高k电介质材料包括任何介电常数或k值高于氮化硅的电介质(k》7)。在一些实施方式中，第二沟槽隔离431的材料包括氧化硅。在一些实施方式中，第二凹陷436的深度基本上与衬底421的顶表面与减薄的沟槽隔离411的顶表面之间的深度相同。
63.图5a-5f示出了根据本公开的一些方面的用于形成半导体器件500(对应于图4c中的半导体器件400)的制造过程。图7示出了根据本公开的一些方面的用于形成示例性半导体器件(对应于图4c中的半导体器件400)的方法700的流程图。应当理解，方法700中所示的操作不是详尽无遗的，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图5a-5f和图7所示的不同的顺序执行，将对图5a-5f和图7一起描述。
64.参考图7，方法700开始于操作702，在该操作中在衬底中形成牺牲第一沟槽隔离。例如，如图5a所示，在衬底521(对应于图4c中的421)中形成牺牲第一沟槽隔离5111。在一些实施方式中，牺牲第一沟槽隔离5111可以是sti，并且形成在衬底521中，例如，使用湿法/干法蚀刻和氧化硅的薄膜沉积。可以例如使用化学机械抛光(chemical mechanical polishing，cmp)对牺牲第一沟槽隔离5111的顶表面进行平坦化。牺牲第一沟槽隔离5111可以将衬底521划分成多个区域，其中可以分别形成多个晶体管。在一些实施方式中，通过蚀刻衬底521以形成第一沟槽凹陷(未示出)来形成牺牲第一沟槽隔离5111。在形成第一沟槽凹陷之后，沉积覆盖衬底521并且位于第一沟槽凹陷中的氧化物层(未示出)。接下来，去除覆盖衬底521的氧化物层，并且留下第一沟槽凹陷中的氧化物层，以形成牺牲第一沟槽隔离
5111。在一些实施方式中，去除覆盖衬底521的氧化物层包括对该氧化物层应用cmp，以去除覆盖衬底521的氧化物层。
65.如上文所提及的，为了在沟槽隔离之下形成fld区，应当提供具有孔图案的掩模层，以形成该fld区。然而，由于形成掩模层的孔图案的临界尺寸(critical dimension，cd)(例如，孔的最小直径约为0.36μm)，而使得fld区的宽度无法小于0.4μm。因此，本公开中的制造沟槽隔离和fld区的过程提供了应对这一挑战的解决方案。
66.方法700进行至操作704，如图7所示，在该操作中对牺牲第一沟槽隔离进行回蚀，以形成第一凹陷和第一沟槽隔离。例如，如图5b所示，使用光刻和湿法/干法蚀刻对牺牲第一沟槽隔离5111进行回蚀，以形成第一凹陷5113和第一沟槽隔离511。第一凹陷5113形成在第一沟槽隔离511上。在一些实施方式中，第一沟槽隔离511是如图4c中的减薄的沟槽隔离411。
67.接下来，方法700进行至操作706，如图7所示，在该操作中在第一凹陷和第一沟槽隔离之上形成具有孔的掩模层。例如，如图5c所示，在第一凹陷5113和第一沟槽隔离511之上形成了具有孔5117的掩模层5115。在一些实施方式中，掩模层5115包括光刻胶层。具有孔5117的掩模层5115被配置为用于对如上文所讨论的在第一沟槽隔离511之下的fld区进行离子注入。而且，因为减小了第一沟槽隔离511的厚度，所以需要较低的功率进行离子注入以形成fld区。因此，还可以减小第一凹陷5113中的掩模层5115的厚度以及孔5117的尺寸(例如，临界尺寸)。应当指出，减小孔5117的尺寸(例如，临界尺寸)，是因为在掩模层5115(例如，光刻胶材料)形成在凹陷(例如，第一凹陷5113)中时，在经受紫外线曝光和显影之后，剩余掩模可以具有比预计小的图案。另外，通过使用减薄的第一沟槽隔离511，降低了穿透sti的离子注入的能量，由此减小了与离子注入的能量兼容的掩模层5115的厚度。例如，为了穿透0.5μm的sti以形成fld区，对于对应的5μm的光刻胶层需要具有210kev的能量，使得孔的最小临界尺寸局限于0.36μm。通过使用减薄的第一沟槽隔离511，由于sti被减薄至例如0.3μm，因此可以对于对应的3μm的光刻胶层将离子注入的能量降低至180kev，使得孔的最小临界尺寸减小至0.2μm或更小。借助于减小的孔尺寸、减薄的掩模层和减薄的沟槽隔离，不仅允许以较低的功率进行离子注入以形成fld区，而且还使fld区的宽度减小到现有光刻技术无法达到的限度。
68.接下来，方法700进行至操作708，如图7所示，在该操作中通过离子注入在第一沟槽隔离下方形成第一掺杂区。例如，如图5c所示，通过经由掩模层5115的孔5117且穿过第一沟槽隔离511进行离子注入形成了具有减小的宽度的第一掺杂区513。第一掺杂区513的宽度可以等于或小于0.2μm。第一掺杂区513可以掺杂有任何适当的p型掺杂剂(例如，b或ga)。离子注入的功率可以是例如150到270kev。在一些实施方式中，在离子注入之后可以剥离掩模层5115。
69.接下来，方法700进行至操作710，如图7所示，在该操作中在衬底中形成两个第二掺杂区。例如，如图5d所示，通过任何适当的掺杂技术(例如，离子注入)在衬底521中形成了两个第二掺杂区505。第二掺杂区505可以掺杂有任何适当的n型掺杂剂(例如，p或ar)。在一些实施方式中，两个第二掺杂区505形成在衬底521的第三掺杂区504中。可以通过任何适当的掺杂技术(例如，离子注入)在衬底521中形成第三掺杂区504。第三掺杂区504可以掺杂有任何适当的p型掺杂剂(例如，b或ga)。
70.接下来，方法700进行至操作712，如图7所示，在该操作中在衬底上且在两个第二掺杂区之间形成第一栅极结构。例如，如图5d所示，在衬底521的第三掺杂区504上且在两个第二掺杂区505之间形成第一栅极结构508。第一栅极结构508包括形成在衬底521的第三掺杂区504上的第一栅极电介质507以及形成在第一栅极电介质507上的第一栅电极509。之后形成hv晶体管501(对应于图4c中的hv晶体管401)。在一些实施方式中，第二掺杂区505是hv晶体管501的n阱，并且第三掺杂区504是hv晶体管501的p阱。在所述过程之后，第二掺杂区505与第一掺杂区513之间的在横向方向上(例如，在y方向上)的距离可以等于或大于0.6μm，或甚至大于0.7μm。第二掺杂区505与第一掺杂区513之间的增大的距离可以显著提高hv晶体管501的击穿电压。在一些实施方式中，可以在第一沟槽隔离511中形成多个第一掺杂区513。而且，这些第一掺杂区513中的至少两个可以具有不同的宽度。
71.接下来，方法700进行至操作714，如图7所示，在该操作中在衬底上形成覆盖hv晶体管和第一沟槽隔离并且填充第一凹陷的层间电介质。例如，如图5e所示，在衬底521上形成覆盖hv晶体管501和第一沟槽隔离511并且填满第一凹陷5113的层间电介质5119。在一些实施方式中，层间电介质5119可以包括任何适当的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质(例如，氧化铝、氧化铪、氧化锆等)。在一些实施方式中，层间电介质5119可以包括与第一沟槽隔离511相同的材料。可以使用一种或多种薄膜沉积工艺来沉积层间电介质5119，所述沉积工艺包括但不限于化学气相沉积(chemical vapor deposition，cvd)、物理气相沉积(physical vapor deposition，pvd)、原子层沉积(atomic layer deposition，ald)或其任何组合。此外，在形成层间电介质5119之后，如图5f所示，可以对层间电介质5119应用湿法/干法蚀刻，以形成在z方向上延伸穿过层间电介质5119的接触孔526，从而暴露出第二掺杂区505和第一栅电极509。然后，用电极材料填满接触孔526，以形成如图4c中的第一电极425和第二电极427。
72.图6a-6f示出了根据本公开的一些方面的用于形成半导体器件600(对应于图4d中的半导体器件420)的制造过程。图8示出了根据本公开的一些方面的用于形成示例性半导体器件(对应于图4d中的半导体器件420)的方法800的流程图。应当理解，方法800中所示的操作不是详尽无遗的，并且也可以在所示操作中的任何操作之前、之后或之间执行任何其他操作。此外，一些操作可以同时执行，或者以与图6a-6f和图8所示的不同的顺序执行，将对图6a-6f和图8一起描述。
73.参考图8，方法800开始于操作802，在该操作中在衬底中形成牺牲第一沟槽隔离，并且在衬底中形成包围衬底的部分的第二沟槽隔离。例如，如图6a所示，在衬底621(对应于图4d中的421)中形成牺牲第一沟槽隔离6111。在一些实施方式中，牺牲第一沟槽隔离6111以及第二沟槽隔离631可以是sti，并且形成在衬底621中，例如，使用湿法/干法蚀刻和氧化硅的薄膜沉积。可以例如使用化学机械抛光(cmp)对牺牲第一沟槽隔离6111以及第二沟槽隔离631的顶表面进行平坦化。在一些实施方式中，牺牲第一沟槽隔离6111可以将衬底621划分成多个区域，其中可以分别形成多个晶体管。在衬底621中形成包围衬底的部分633的第二沟槽隔离631。衬底的部分633由第二沟槽隔离631限定并且可以是3d晶体管的有源区，随后将对此予以讨论。
74.在一些实施方式中，在衬底(例如，621)中形成牺牲第一沟槽隔离(例如，6111)包括蚀刻衬底以形成第一沟槽凹陷(未示出)。接下来，形成覆盖衬底并且位于第一沟槽凹陷
中的第一氧化物层(未示出)。然后，去除覆盖衬底的第一氧化物层，并且留下第一沟槽凹陷中的第一氧化物层，以形成牺牲第一沟槽隔离。在一些实施方式中，在衬底中形成包围衬底上的突出部分(例如，所述衬底的部分)的第二沟槽隔离(例如，631)包括蚀刻衬底以形成包围突出部分的第二沟槽凹陷(未示出)。接下来，形成覆盖突出部分并且位于第二沟槽凹陷中的第二氧化物层。然后，去除覆盖突出部分的第二氧化物层，并且留下第二沟槽凹陷中的第二氧化物层，以形成第二沟槽隔离。
75.在一种实施方式中，如图6g所示，对第二沟槽隔离(例如，图6g中的631)进行蚀刻以在第二沟槽隔离中形成第二凹陷(例如，图6g中的636)包括蚀刻第二沟槽隔离以暴露出衬底(例如，图6g中的621)的顶表面。第二凹陷(例如，图6g中的636)至少部分地被第二沟槽隔离(例如，631)包围，如图6g所示。此后，可以在衬底的部分433的两侧形成源极(例如，对应于图4e的图6h中的源极4461)和漏极(例如，对应于图4e的图6h中的漏极4462)。之后形成3d半导体主体(即，对应于图4e的图6h中3d半导体主体446)。应当指出，栅极结构(例如，图6g和图6h中的435和635)可以是在形成第二凹陷之前或者在形成第二凹陷之后形成的。
76.在另一种实施方式中，如图6i和图6j所示，蚀刻第二沟槽隔离(例如，对应于图4e的图6j中的431)以在第二沟槽隔离中形成第二凹陷(例如，图6j中的6313)包括对牺牲第二沟槽隔离(例如，图6i中的6311)进行回蚀，以暴露出3d半导体主体(即，图6j中的3d半导体主体446)的侧壁，并由此形成减薄的第二沟槽隔离(例如，图6j中的431)。在一些实施方式中，将牺牲第二沟槽隔离(例如，图6i中的6313)从与所述衬底的部分(例如，图6i中的633)相同的高度回蚀到低于衬底的部分433的高度，如图6j中的第二沟槽隔离431所示。应当指出，栅极结构(例如，图6i和图6j中的435和635)可以是在形成第二凹陷之前或者在形成第二凹陷之后形成的。
77.如上文所提及的，为了在沟槽隔离之下形成fld区，应当提供具有孔图案的掩模层，以形成fld区。然而，由于形成掩模层的孔图案的临界尺寸(cd)(例如，孔的最小直径约为0.36μm)，而使得fld区的宽度无法小于0.4μm。因此，本公开中的制造沟槽隔离和fld区的过程提供了应对这一挑战的解决方案。
78.方法800进行至操作804，如图8所示，在该操作中对牺牲第一沟槽隔离进行回蚀，以形成第一凹陷和第一沟槽隔离，并且还对第二沟槽隔离进行回蚀，以在第二沟槽隔离中形成第二凹陷。例如，如图6b所示，使用光刻和湿法/干法蚀刻对牺牲第一沟槽隔离(即，如图6a中的6111)进行回蚀，以形成第一凹陷6113和第一沟槽隔离611。第一凹陷6113形成在第一沟槽隔离611上。在一些实施方式中，第一沟槽隔离611是如图4d所示的减薄的沟槽隔离411。在同一蚀刻工艺中，对第二沟槽隔离631进行回蚀，以形成第二凹陷636(尽管在如图6b中的截面中未示出第二凹陷636，但是其可以被示为图4e中的第二凹陷436)。在一些实施方式中，第一凹陷6113的深度与第二凹陷636的深度相同或相似，因为它们是在同一蚀刻工艺中形成的。
79.接下来，方法800进行至操作806，如图8所示，在该操作中在第一凹陷和第一沟槽隔离之上形成具有孔的掩模层。例如，如图6c所示，在第一凹陷6113和第一沟槽隔离611之上形成了具有孔6117的掩模层6115。在一些实施方式中，掩模层6115包括光刻胶层。具有孔6117的掩模层6115被配置为用于对如上文所讨论的在第一沟槽隔离611之下的fld区(即，第一掺杂区613)进行离子注入。而且，由于减小了第一沟槽隔离611的厚度，因此也减小了
掩模层6115的厚度和孔6117的尺寸。借助于减小的孔尺寸、减薄的掩模层和减薄的沟槽隔离，不仅允许以较低的功率进行离子注入以形成fld区，而且还使fld区的宽度减小到现有光刻技术无法达到的限度。
80.接下来，方法800进行至操作808，如图8所示，在该操作中通过离子注入在第一沟槽隔离下方形成第一掺杂区。例如，如图6c所示，通过经由掩模层6115的孔6117且穿过第一沟槽隔离611进行离子注入形成具有减小的宽度的第一掺杂区613。第一掺杂区613的宽度可以等于或小于0.2μm。第一掺杂区613可以掺杂有任何适当的p型掺杂剂(例如，b或ga)。离子注入的功率可以是例如150到270kev。在一些实施方式中，在离子注入之后可以剥离掩模层6115。
81.接下来，方法800进行至操作810，如图8所示，在该操作中在衬底中形成两个第二掺杂区。例如，如图6d所示，通过任何适当的掺杂技术(例如，离子注入)在衬底621中形成两个第二掺杂区605。第二掺杂区605可以掺杂有任何适当的n型掺杂剂(例如，p或ar)。在一些实施方式中，两个第二掺杂区605形成在衬底621的第三掺杂区604中。可以通过任何适当的掺杂技术(例如，离子注入)在衬底621中形成第三掺杂区604。第三掺杂区604可以掺杂有任何适当的p型掺杂剂(例如，b或ga)。
82.接下来，方法800进行至操作812，如图8所示，在该操作中在衬底上且在两个第二掺杂区之间形成第一栅极结构，并且在所述衬底的部分之上形成第二栅极结构。例如，如图6d所示，在衬底621的第三掺杂区604上且在两个第二掺杂区605之间形成第一栅极结构608。第一栅极结构608包括形成在衬底621的第三掺杂区604上的第一栅极电介质607以及形成在第一栅极电介质607上的第一栅电极609。之后形成hv晶体管601(对应于图4d中的hv晶体管401)。在一些实施方式中，可以将第一栅极结构的形成与两个第二掺杂区的形成互换。换言之，在衬底621上形成第一栅极结构608，然后在第一栅极结构608的两侧形成两个第二掺杂区605。在一些实施方式中，第二掺杂区605是hv晶体管601的n阱，并且第三掺杂区604是hv晶体管601的p阱。在所述过程之后，最近的(即，距离最短的)第二掺杂区605与第一掺杂区613之间的在横向方向上(例如，在y方向上)的距离可以等于或大于0.6μm，或甚至大于0.7μm。最近的第二掺杂区605与第一掺杂区613之间的增大的距离可以显著提高hv晶体管601的击穿电压。在同一沉积工艺期间，在衬底的部分633之上形成第二栅极结构635。第二栅极结构635包括形成在衬底的部分633之上的第二栅极电介质637以及形成在第二栅极电介质637上的第二栅电极639。在一些实施方式中，在衬底的部分633之上形成第二栅极电介质637和在衬底621的第三掺杂区604上形成第一栅极电介质607是在同一沉积工艺中进行的。在一些实施方式中，在第二栅极电介质637上形成第二栅电极639和在第一栅极电介质607上形成第一栅电极609是在同一沉积工艺中进行的。之后形成3d晶体管630(对应于图4d中的3d晶体管430)。具体而言，可以使用图4e-4g描述3d晶体管630的详细形成。通过形成具有源极(即，图4e中的源极4461)、漏极(即，图4e中的漏极4462)以及形成在源极和漏极之间的有源区(即，有源区4463)的3d半导体主体(即，图4e中的3d半导体主体446)来形成3d晶体管630。3d半导体主体(即，图4e中的3d半导体主体446)形成于在z方向上延伸穿过第二沟槽隔离631(对应于图4e中的第二沟槽隔离431)的第二凹陷636(如图6b中的)中。换言之，3d半导体主体的至少部分(即，如图4e中的3d半导体主体446的底部部分)被第二沟槽隔离631包围。3d晶体管630还包括与衬底的部分633接触的栅极结构635。衬底的部分633(对应于图
4e和图4g中的衬底的部分433)在x方向上被源极(即，图4e中的源极4461)和漏极(即，图4e中的漏极4462)包围并且在y方向上被第二沟槽隔离631包围。3d半导体主体(即，图4e中的3d半导体主体446)至少部分地在衬底621的顶表面上方延伸，从而不仅暴露出3d半导体主体(即，图4e中的3d半导体主体446)的顶表面，而且还暴露出3d半导体主体的两个侧表面。应当指出，尽管如在图6d中在z-y平面中示出了3d晶体管630，并且将3d晶体管630布置为与hv晶体管601和第一沟槽隔离611并排，但是未必要按照这样的方式对3d晶体管630进行布置。例如，3d晶体管630可以被旋转90度或者处于其他取向上，或者3d晶体管630可以布置在衬底621的远端或甚至在同一晶圆(未示出)中的另一衬底(未示出)上。
83.接下来，方法800进行至操作814，如图8所示，在该操作中在衬底上形成覆盖hv晶体管、第一沟槽隔离和3d晶体管并且填满第一凹陷的层间电介质。例如，如图6e所示，在衬底621上形成覆盖hv晶体管601、第一沟槽隔离611和3d晶体管630并且填满第一凹陷6113的层间电介质6119。层间电介质6119可以包括任何适当的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质(例如，氧化铝、氧化铪、氧化锆等)。在一些实施方式中，层间电介质6119可以包括与第一沟槽隔离611相同的材料。可以使用一种或多种薄膜沉积工艺来沉积层间电介质6119，所述沉积工艺包括但不限于化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任何组合。此外，在形成层间电介质6119之后，如图6f所示，可以对层间电介质6119应用湿法/干法蚀刻，以形成在z方向上延伸穿过层间电介质6119的接触孔626，从而暴露出第二掺杂区605和第一栅电极609。然后，用电极材料填满接触孔626，以形成如图4d中的第一电极425和第二电极427。
84.根据本公开的一个方面，一种半导体器件包括衬底、在衬底中的第一沟槽隔离、形成在第一沟槽隔离下方的第一掺杂区、形成在衬底中的第二掺杂区以及相邻于第二掺杂区形成的第一栅极结构。第一掺杂区为离子注入区，并且第一掺杂区与第二掺杂区之间的距离等于或大于0.6μm。
85.在一些实施方式中，第二掺杂区为晶体管的漏极区或源极区。
86.在一些实施方式中，第一沟槽隔离的顶表面低于衬底的顶表面。
87.在一些实施方式中，第一掺杂区的宽度等于或小于0.2μm。
88.在一些实施方式中，第一栅极结构包括第一栅极电介质和形成在第一栅极电介质上的第一栅电极。
89.在一些实施方式中，第一栅电极包括多晶硅。
90.在一些实施方式中，第一掺杂区和第二掺杂区具有不同的掺杂类型。
91.在一些实施方式中，第一掺杂区掺杂有p型掺杂剂。第二掺杂区掺杂有n型掺杂剂。
92.在一些实施方式中，半导体器件还包括在衬底中且包围衬底的部分的第二沟槽隔离、部分地形成在第二沟槽隔离中的三维(3d)半导体主体以及与3d半导体主体的多个面接触的第二栅极结构。第二栅极结构包括第二栅极电介质和形成在第二栅极电介质上的第二栅电极。
93.根据另一方面，一种存储器器件包括存储器单元阵列以及耦合到存储器单元阵列的外围电路。外围电路包括第一电路。第一电路包括半导体器件。半导体器件包括衬底、在衬底中的第一沟槽隔离、形成在第一沟槽隔离下方的第一掺杂区、形成在衬底中的第二掺杂区以及相邻于第二掺杂区形成的第一栅极结构。第一掺杂区为离子注入区，并且第一掺
杂区与第二掺杂区之间的距离等于或大于0.6μm。
94.在一些实施方式中，第一电路能够承受处于5v到30v的范围内的电压。
95.在一些实施方式中，存储器单元阵列包括由3d nand存储器串构成的阵列。
96.在一些实施方式中，外围电路还包括第二电路，第二电路包括3d晶体管。
97.在一些实施方式中，第二电路能够承受处于0.9v到2v的范围内的电压。
98.根据又一方面，一种用于形成半导体器件的方法包括：在衬底中形成牺牲第一沟槽隔离；对牺牲第一沟槽隔离进行回蚀，以在衬底中形成第一凹陷和第一沟槽隔离，其中第一凹陷形成在第一沟槽隔离上；在第一凹陷和第一沟槽隔离之上形成具有孔的掩模层；经由所述孔进行离子注入，以在第一沟槽隔离下方形成第一掺杂区；以及在衬底中形成第二掺杂区。
99.在一些实施方式中，该方法还包括在衬底上且相邻于第二掺杂区形成第一栅极结构。
100.在一些实施方式中，掩模层的第一部分形成在第一凹陷中，并且掩模层的第二部分形成在衬底上。
101.在一些实施方式中，掩模层的在第一凹陷中的第一部分比掩模层的在衬底上的第二部分薄。
102.在一些实施方式中，该方法还包括形成层间电介质，以填满第一凹陷。
103.在一些实施方式中，经由所述孔进行离子注入，以在第一沟槽隔离下方形成第一掺杂区包括在衬底中离子注入p型掺杂剂。
104.在一些实施方式中，在衬底中形成牺牲第一沟槽隔离包括：蚀刻衬底，以形成第一沟槽凹陷；形成覆盖衬底并且位于第一沟槽凹陷中的氧化物层；以及去除覆盖衬底的氧化物层并且留下第一沟槽凹陷中的氧化物层，以形成牺牲第一沟槽隔离。
105.在一些实施方式中，去除覆盖衬底的氧化物层包括对该氧化物层应用化学抛光工艺(cmp)，以去除覆盖衬底的氧化物层。
106.根据再一方面，一种用于形成半导体器件的方法包括：在衬底中形成牺牲第一沟槽隔离，并且在衬底中形成包围衬底上的突出部分的第二沟槽隔离；蚀刻牺牲第一沟槽隔离，以在衬底中形成第一凹陷和第一沟槽隔离，并且蚀刻第二沟槽隔离，以在第二沟槽隔离中形成第二凹陷；在第一凹陷和第一沟槽隔离之上形成具有孔的掩模层；经由所述孔进行离子注入，以在第一沟槽隔离下方形成第一掺杂区；在衬底中形成第二掺杂区；以及在衬底上且相邻于第二掺杂区形成第一栅极结构并且在衬底上的突出部分之上形成第二栅极结构。
107.在一些实施方式中，衬底上的突出部分是衬底的部分。
108.在一些实施方式中，在衬底中形成牺牲第一沟槽隔离包括：蚀刻衬底，以形成第一沟槽凹陷；形成覆盖衬底并且位于第一沟槽凹陷中的第一氧化物层；以及去除覆盖衬底的第一氧化物层并且留下第一沟槽凹陷中的第一氧化物层，以形成牺牲第一沟槽隔离。
109.在一些实施方式中，在衬底中形成包围衬底上的突出部分的第二沟槽隔离包括：蚀刻衬底，以形成包围该突出部分的第二沟槽凹陷；形成覆盖该突出部分并且位于第二沟槽凹陷中的第二氧化物层；以及去除覆盖该突出部分的第二氧化物层并且留下第二沟槽凹陷中的第二氧化物层，以形成第二沟槽隔离。
110.在一些实施方式中，去除覆盖该突出部分的第二氧化物层包括对第二氧化物层应用化学抛光工艺(cmp)，以去除覆盖衬底的氧化物层。
111.在一些实施方式中，蚀刻第二沟槽隔离以在第二沟槽隔离中形成第二凹陷包括蚀刻第二沟槽隔离以暴露出衬底。第二凹陷至少部分地被第二沟槽隔离包围。
112.在一些实施方式中，蚀刻第二沟槽隔离以在第二沟槽隔离中形成第二凹陷包括对第二沟槽隔离进行回蚀以形成减薄的第二沟槽隔离。
113.在一些实施方式中，该方法还包括形成层间电介质，以填满第一凹陷。
114.在一些实施方式中，该方法还包括在衬底中形成第三掺杂区。第二掺杂区形成在第三掺杂区中。
115.在一些实施方式中，形成第一栅极结构还包括在衬底上形成第一栅极电介质并且在第一栅极电介质上形成第一栅电极。而且，形成第二栅极结构还包括在衬底上形成第二栅极电介质并且在第二栅极电介质上形成第二栅电极。
116.在一些实施方式中，第一凹陷和第二凹陷具有相同的深度。
117.可以容易地修改特定实施方式的前述描述和/或使其适于各种应用。因此，基于本文呈现的教导和指导，这样的适应和修改旨在处于所公开的实施方式的等同变换的含义和范围内。
118.本公开的广度和范围不应受任何上述示例性实施方式的限制，而应仅根据所附权利要求及其等同变换来限定。