半导体元件的制作方法

本申请案主张美国第17/844,961及17/845,871号专利申请案的优先权(即优先权日为“2022年6月21日”)，其内容以全文引用的方式并入本文中。本公开是关于一种半导体元件。特别是关于一种埋入(buried)栅极结构，其具有位于电极和覆盖层之间的一介电层。

背景技术：

1、半导体元件的埋入(buried)栅极结构包括沟槽中的栅极介电层和栅极电极。栅极介电层覆盖沟槽的表面，且栅极电极部分地填充栅极介电层上的沟槽。埋入栅极结构可以与半导体元件的主动区域中的杂质区域或接合区相邻(或在相同的水平上)。

2、栅极诱导漏极漏电流(gate induced drain leakage；gidl)可能在栅极电极和杂质区域重叠的地方增加。gidl会释放存储的电荷，从而降低半导体元件的操作可靠性。此外，半导体元件的一部分埋入栅极结构可以设置于半导体元件的隔离区域中，该隔离区域被称为传输栅极(passing gate)。传输栅极可能会加剧gidl的发生。

3、上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不组成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

技术实现思路

1、本公开的一方面提供了一种半导体元件。该半导体元件包括具有一沟槽的一基板以及位于该沟槽中的一栅极结构。该栅极结构包括一较高栅极电极、位于该较高栅极电极上的一覆盖层、以及部分地设置于该较高栅极电极和该覆盖层之间的一第一介电层。

2、本公开的另一方面提供了一种半导体元件。该半导体元件包括具有一沟槽的一基板以及位于该沟槽中的一栅极结构。该栅极结构包括一较高栅极电极和位于该较高栅极电极上的一覆盖层。该覆盖层和该基板之间的一距离大于该较高栅极电极和该基板之间的一距离。

3、本公开的另一方面提供了一种半导体元件的制备方法。该方法包括形成一沟槽于一基板中并设置一较高栅极电极于该沟槽中。该方法也包括设置一第一介电层于该沟槽中的该较高栅极电极上并设置一覆盖层于该沟槽中的该第一介电层上。

4、形成较厚的介电层于沟槽中可以降低有效电场并因此降低gidl。因此，可以避免不同存储单元中的字元线之间的干扰。可以延长数据保持时间，也可以提高半导体元件的操作可靠性。

5、此外，栅极结构也包括一较低栅极电极以及位于较低栅极电极和基板之间的一介电层。较低栅极电极和基板之间的介电层可以具有恒定的厚度，这有助于最适化亚阈值摆幅(subthreshold swing)并降低阈值电压。因此，可以增加通道离子。例如，可以增加掺杂区之间电子的数目(number)、数量(amount)、密度、或流动。例如，假设外部电阻和内部陷阱电荷(或内部陷阱密度)是恒定的，则通道离子可以增加20％、40％、60％、或更多。

6、上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。组成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。

技术特征：

1.一种半导体元件，包括：

2.如权利要求1所述的半导体元件，其中该覆盖层和该基板之间的一距离大于该较高栅极电极和该基板之间的一距离，且该覆盖层的一宽度小于该较高栅极电极的一宽度。

3.如权利要求1所述的半导体元件，其中该栅极结构更包括：

4.如权利要求3所述的半导体元件，其中该较高栅极电极设置于该第一介电层和该第二介电层之间。

5.如权利要求3所述的半导体元件，其中该第一介电层的一厚度和该第二介电层的一厚度实质上相等。

6.如权利要求5所述的半导体元件，其中该第一介电层的该厚度和该第二介电层的该厚度介于大约1.5纳米(nm)和大约3.0纳米之间。

7.如权利要求3所述的半导体元件，其中该第一介电层的一厚度实质上为该第二介电层的一厚度的两倍，且该第一介电层的该厚度为大约3.0纳米且该第二介电层的该厚度为大约1.5纳米。

8.如权利要求3所述的半导体元件，其中该第二介电层的一厚度实质上为该第二介电层的一厚度的两倍，且该第二介电层的该厚度为大约3.0纳米且该第一介电层的该厚度为大约1.5纳米。

9.如权利要求3所述的半导体元件，其中该栅极结构更包括：

10.如权利要求9所述的半导体元件，其中该第三介电层的一厚度实质上为恒定的，且该第三介电层的该厚度为大约4.0纳米。

11.如权利要求1所述的半导体元件，其中该栅极结构设置于该基板的一主动区域中。

12.如权利要求1所述的半导体元件，其中该栅极结构设置于该基板的一隔离区域中。

13.一种半导体元件，包括：

14.如权利要求13所述的半导体元件，其中该覆盖层和该基板之间的该距离介于大约7.0纳米和12.0纳米之间。

15.如权利要求13所述的半导体元件，其中该覆盖层通过一第一介电层、一第二介电层、和一第三介电层与该基板隔开。

16.如权利要求15所述的半导体元件，其中该第一介电层将该覆盖层与该较高栅极电极隔开，该第二介电层设置于该第一介电层和该第三介电层之间，该第三介电层的一厚度实质上为恒定的，且该第三介电层的该厚度大于该第一介电层的一厚度。

17.如权利要求16所述的半导体元件，其中该第三介电层的该厚度大于该第二介电层的一厚度。

18.如权利要求15所述的半导体元件，其中该栅极结构更包括：

19.如权利要求18所述的半导体元件，其中该第二介电层将该较低栅极电极与较高栅极电极隔开。

20.如权利要求18所述的半导体元件，其中该第三介电层将该较低栅极电极与该基板隔开。

技术总结
本公开提供一种半导体元件。该半导体元件包括具有一沟槽的一基板以及位于该沟槽中的一栅极结构。该栅极结构包括一较高栅极电极、位于该较高栅极电极上的一覆盖层、以及部分地设置于该较高栅极电极和该覆盖层之间的一第一介电层。

技术研发人员：蔡镇宇
受保护的技术使用者：南亚科技股份有限公司
技术研发日：
技术公布日：2024/1/15