三维半导体器件及所述三维半导体器件的制造方法与流程

本公开涉及一种三维半导体器件及其制造方法，并且具体地，涉及一种包括场效应晶体管的三维半导体器件及其制造方法。

背景技术：

1、半导体器件可以包括由金属氧化物半导体场效应晶体管(mos-fet)组成的集成电路。为了满足对具有小图案尺寸和减少的设计规则的半导体器件日益增长的需求，mos-fet正被大幅缩小。mos-fet的缩小可能会对半导体器件的操作特性产生负面影响。正在进行各种研究以克服与半导体器件的缩小相关联的技术限制，并实现具有高性能的半导体器件。

技术实现思路

1、一个或多个示例实施例提供了一种具有增加的集成密度和改善的电特性的三维半导体器件。

2、一个或多个示例实施例提供了一种制造具有增加的集成密度和改善的电特性的三维半导体器件的方法。

3、根据示例实施例的一个方面，一种三维半导体器件包括：第一有源区域，在衬底上，该第一有源区域包括下沟道图案和连接到下沟道图案的下源/漏图案；第二有源区域，在第一有源区域上，该第二有源区域包括上沟道图案和连接到上沟道图案的上源/漏图案；栅电极，在下沟道图案和上沟道图案上；下接触部，电连接到下源/漏图案，该下接触部具有在第一方向上在下源/漏图案上延伸的条形形状；第一有源接触部，耦接到下接触部；以及第二有源接触部，耦接到上源/漏图案。下源/漏图案在第二方向上的第一宽度大于下接触部在第二方向上的第二宽度。

4、根据示例实施例的另一方面，一种三维半导体器件包括：第一有源区域，在衬底上，该第一有源区域包括一对下沟道图案和在该对下沟道图案之间的下源/漏图案；第二有源区域，在第一有源区域上，该第二有源区域包括一对上沟道图案和在该对上沟道图案之间的上源/漏图案；栅电极，设置在该对下沟道图案和该对上沟道图案上；下接触部，电连接到下源/漏图案；第一有源接触部，耦接到下接触部；以及第二有源接触部，耦接到上源/漏图案。上源/漏图案包括连接到该对上沟道图案中的一个上沟道图案的第一子图案和连接到该对上沟道图案中的另一上沟道图案的第二子图案，该第一子图案与该第二子图案分离，并且第二有源接触部包括分别耦接到第一子图案和第二子图案的第一接触部和第二接触部。

5、根据示例实施例的一个方面，一种三维半导体器件包括：第一有源区域，在衬底的第一区域上，该第一有源区域包括第一下沟道图案和连接到第一下沟道图案的第一下源/漏图案；第二有源区域，在第一有源区域上，该第二有源区域包括第一上沟道图案和连接到第一上沟道图案的第一上源/漏图案；栅电极，在第一下沟道图案和第一上沟道图案上；第一外围有源区域，在衬底的第二区域上，该第一外围有源区域包括第二下沟道图案和连接到第二下沟道图案的第二下源/漏图案；第二外围有源区域，在第一外围有源区域上，该第二外围有源区域包括第二上沟道图案和连接到第二上沟道图案的第二上源/漏图案；外围栅电极，在第二下沟道图案和第二上沟道图案上；第一有源接触部，耦接到第一上源/漏图案；以及第二有源接触部，耦接到第二上源/漏图案。第一上沟道图案包括彼此相邻的一对第一上沟道图案，第一上源/漏图案被设置为将该对第一上沟道图案彼此连接的连续体，第二上沟道图案包括彼此相邻的一对第二上沟道图案，第二上源/漏图案包括连接到该对第二上沟道图案中的一个第二上沟道图案的第一子图案和连接到该对第二上沟道图案中的另一第二上沟道图案第二子图案，该第一子图案与该第二子图案分离。

技术特征：

1.一种三维半导体器件，包括：

2.根据权利要求1所述的三维半导体器件，其中，所述第二宽度与所述第一宽度的比值在0.1至0.5的范围内。

3.根据权利要求1所述的三维半导体器件，其中，所述下接触部在所述第二方向上偏离所述下源/漏图案的中心。

4.根据权利要求1所述的三维半导体器件，其中，所述下沟道图案和所述上沟道图案中的每一个包括彼此竖直间隔开的多个半导体图案，并且

5.根据权利要求1所述的三维半导体器件，还包括：介于所述下沟道图案和所述上沟道图案之间的虚设沟道图案，

6.根据权利要求1所述的三维半导体器件，其中，所述上源/漏图案包括第一子图案和第二子图案，所述第二子图案在所述第二方向上与所述第一子图案间隔开，并且

7.根据权利要求6所述的三维半导体器件，其中，所述第二有源接触部还包括连接所述第一接触部和所述第二接触部的连接部分。

8.根据权利要求6所述的三维半导体器件，其中，所述下接触部与所述第一子图案和所述第二子图案中的每一个竖直地偏移。

9.根据权利要求1所述的三维半导体器件，还包括：互连线，在所述第一有源接触部和所述第二有源接触部上并电连接到所述第一有源接触部和所述第二有源接触部。

10.根据权利要求1所述的三维半导体器件，其中，所述第一有源区域和所述第二有源区域设置在额外栅极eg器件区域中。

11.一种三维半导体器件，包括：

12.根据权利要求11所述的三维半导体器件，其中，所述第二有源接触部还包括连接所述第一接触部和所述第二接触部的连接部分。

13.根据权利要求11所述的三维半导体器件，还包括在所述第二有源接触部上的互连线，

14.根据权利要求11所述的三维半导体器件，其中，所述下接触部具有在第一方向上从所述下源/漏图案延伸的条形形状，并且

15.根据权利要求11所述的三维半导体器件，其中，所述第一接触部从所述第一子图案的顶表面沿所述第一子图案的侧表面延伸，并且

16.一种三维半导体器件，包括：

17.根据权利要求16所述的三维半导体器件，其中，所述第二有源接触部包括分别耦接到所述第一子图案和所述第二子图案的第一接触部和第二接触部。

18.根据权利要求17所述的三维半导体器件，其中，所述第二有源接触部还包括连接所述第一接触部和所述第二接触部的连接部分。

19.根据权利要求16所述的三维半导体器件，其中，所述第一区域包括单栅极sg器件，并且

20.根据权利要求16所述的三维半导体器件，还包括：

技术总结
一种三维半导体器件，包括：在衬底上的第一有源区域，该第一有源区域包括下沟道图案和连接到下沟道图案的下源/漏图案；第二有源区域，堆叠在第一有源区域上，该第二有源区域包括上沟道图案和连接到上沟道图案的上源/漏图案；栅电极，在下沟道图案和上沟道图案上；下接触部，电连接到下源/漏图案，该下接触部具有在第一方向上在下源/漏图案上延伸的条形形状；第一有源接触部，耦接到下接触部；以及第二有源接触部，耦接到上源/漏图案。下源/漏图案在第二方向上的第一宽度大于下接触部在第二方向上的第二宽度。

技术研发人员：黄东勋,姜明一,郭玟灿,金庚浩,赵敬熙,崔道永
受保护的技术使用者：三星电子株式会社
技术研发日：
技术公布日：2024/3/31