MOSFET结构及工艺方法与流程

本发明涉及半导体器件及工艺制造领域，特别是涉及一种全新的sic衬底的mosfet结构及工艺实现方法。

背景技术：

1、sic mosfet技术是一种基于碳化硅材料的功率半导体器件技术，具有高温、高压、高频等优异的特性，逐渐成为下一代功率电子器件的研究热点之一。

2、长期以来，碳化硅一直被认为具有独特的特性，这使得它具有比其他常用半导体材料如硅(si)、砷化镓(gaas)和磷化铟(inp)形成的半导体器件更优越的特性。碳化硅具有宽的带隙、高的熔点、低的介电常数、高的击穿场强、高的导热系数和高的饱和电子漂移速度。这些特性使碳化硅制成的器件有可能在更高的温度、更高工作频率及更高的功率级别以及其他一些由其他半导体材料制成的器件无法工作的情况下工作。碳化硅是一种颠覆性的技术，随着新能源汽车、光伏储能领域的发展，它正在取代硅基技术的地位，开始受到市场的广泛关注。不同厂商的sic mosfet的工艺及结构不断的在进步，产品性能也在不断的提高。

3、sic mosfet的器件结构主要包括：沟道区、源极区和漏极区和栅极区。沟道区由p型sic构成，源极区为n+型sic构成，漏极区有n+掺杂sic衬底和金属接触层构成，栅极区是金属或者多晶硅（poly）构成，其工作原理是通过改变栅极电压，控制沟道区的导电特性，从而控制漏极区的电流。

4、一种垂直沟道的sic mosfet具有低导通电阻和高温范围，形成于碳化硅衬底的正面，在n+衬底上方形成n-漂移层，然后是p-沟道层。沟槽栅极穿透p-沟道层，并且形成n +源极区。金属源电极和漏电极分别位于管芯的顶部和底部。这种沟槽架构有时称为umos（u形栅极），以区别于平面dmos（vdmos）设计。

5、自2010年以来，碳化硅功率mosfet市场显著扩大，随着sic在汽车、光伏、铁路等多个市场取代硅技术，许多新的参与者已经进入市场，有望实现两位数的复合年增长率。通常，sic功率mosfet的工作电压为1200或1700v，旨在某些领域取代igbt技术。

6、目前有平面sic mosfet技术经过逐代发展切换到沟槽栅结构，原胞尺寸能缩小到2um，一种tmos沟槽sic mosfet的结构原胞尺寸也能达到3.3um。

7、近年来，sic mosfet技术不断发展，主要体现在以下几个方面：

8、1.提高器件性能：通过优化sic mosfet的工艺流程和器件的pitch（元胞）结构，如沟槽结构、超结结构等，实现了sic mosfet的低漏电流、高开关速度、低导通电阻和低开关损耗等性能的提升。

9、2.封装技术的改进：封装技术是影响sic mosfet性能和可靠性的重要因素之一。现在，常用的sic mosfet封装技术有to-220、to-247、d2pak等，而最新的封装技术则采用sic基底、无银焊料、烧结等高端技术，可以有效提高器件工作结温和散热性能。

10、3.应用拓展：sic mosfet技术在电动汽车、太阳能逆变器、风能逆变器、高速列车、电网电力传输等领域得到了广泛应用。随着技术不断发展，sic mosfet将在更多的应用场景中得到应用。

11、比导通电阻值(ron,sp)是评价单极型功率器件性能的重要指标，其物理意义为器件导通电阻乘以芯片有源区(有效导通区域)面积，数值越小表示技术水平越高，即相同导通电阻值产品所需的芯片面积越小。

12、如图1所示，是第一代及第二代的sic mosfet的剖面结构示意图，均为平面栅结构，二代的sic mosfet的元胞中p-well区和jfet区尺寸进一步缩小，整个器件元胞结构进一步缩小，比导通电阻值ron,sp能达到33%的降低。为了减小器件的cgd，优化器件比导通电阻rspa，优化器件高频特性，在图1所示的传统元胞结构基础上出现了分离栅结构的sicmosfet元胞结构和在gate poly下引入locos氧化层的改进型元胞结构，也具有较小的元胞尺寸。

13、在保证器件性能的情况下，尽量缩小mosfet器件元胞尺寸是业界努力发展的方向。

技术实现思路

1、本发明所要解决的技术问题在于提供一种基于sic 衬底的mosfet的元胞结构，其设计结构紧凑，减小芯片面积，降低成本及工艺方法。

2、本发明还要解决的技术问题在于提供制作所述sic mosfet的结构的工艺方法。

3、为解决上述问题，本发明所述的一种mosfet的结构，其元胞包含：

4、所述的mosfet形成于一半导体衬底上的外延层中，在所述的外延层中包含有沟槽；所述沟槽的两侧具有阱区，所述阱区中包含有所述mosfet的源区以及将所述阱区引出的重掺杂的阱区引出区；

5、所述的沟槽内壁附着一层栅介质层，且沟槽内下部具有一定厚度的第二氧化层，沟槽内中上部以多晶硅填充满；所述外延层表面具有一层栅介质层，沟道区的栅介质层上覆盖一层多晶硅，所述多晶硅与沟槽内的多晶硅形成为一体的t字型，形成横断面为t字形的多晶硅栅极；

6、所述的沟槽的正下方具有一p型掺杂注入区，所述的p型掺杂注入区是对沟槽底部的外延层进行离子注入而形成；

7、层间介质覆盖在整个半导体衬底表面，其淀积厚度超过多晶硅栅极的高度，将多晶硅栅极进行包裹；正面金属层覆盖于所述层间介质层表面，通过接触孔与源区及阱区引出区接触形成正面金属电极；

8、所述半导体衬底的背面具有背面金属层，形成背面电极。

9、进一步地，所述的半导体衬底为碳化硅衬底；所述的外延层掺杂浓度为8e15cm-3；所述的沟槽位于栅极下方，其深度为0.5～1.5um；所述的沟槽内下部填充的一定厚度的第二氧化物能降低器件的栅漏电容cgd，缩小器件的元胞尺寸。

10、本发明还提供一种制造上述mosfet的工艺方法，包含：

11、提供一半导体衬底，所述半导体衬底包括正面以及与所述正面相对的背面；所述半导体衬底的正面上还覆盖一层外延层；在所述外延层表面形成一层第一氧化物，再形成一层硬掩模层；

12、进行光刻及刻蚀工艺，打开硬掩模层的刻蚀窗口；以硬掩模层打开的窗口对所述半导体衬底进行刻蚀，在所述的外延层中形成沟槽；

13、在所述沟槽中生长覆盖一层牺牲氧化层，然后对沟槽的底部的外延层进行p型杂质注入，在所述的沟槽下方的外延层中形成一个p型掺杂注入区；

14、去除全部硬掩模层，再对所述沟槽进行第二氧化物填充，填充一定厚度后进行回刻，使所述的沟槽内下部保留一定厚度的第二氧化物；

15、进行光刻及离子注入形成沟道区；

16、进行光刻及离子注入形成阱区，自对准注入形成所述mosfet的源区以及进行离子注入重掺杂的阱区引出区；所述源区与阱区引出区的掺杂离子类型相反；

17、进行高温离子退火激活；

18、淀积栅介质层及多晶硅，所述多晶硅将沟槽内剩余空间填充满，并在沟槽整个晶圆表面形成一定厚度，对所述多晶硅进行刻蚀形成栅极结构；淀积层间介质并进行接触孔刻蚀，形成所述栅极的接触引出；

19、在所述的半导体衬底的正面面形成一层层间介质；进行源区及阱区引出区接触刻蚀；进行硅化物形成工艺；栅极接触刻蚀，正面金属的淀积及刻蚀；第一表面淀积钝化层；

20、进行晶圆背面减薄工艺将所述半导体衬底减薄到所需的厚度；然后在所述的背面淀积一层金属，形成所述mosfet的背面电极。

21、所述的半导体衬底为碳化硅衬底或氮化镓衬底、锗硅衬底，电阻率为0.01～0.02ω/cm。

22、所述的外延层的厚度及电阻率根据器件的耐压要求来调整，耐压要求越高，则其外延层厚度越大。

23、所述的外延层的厚度为10um，掺杂浓度为8e15cm-3。

24、所述的第一氧化物的厚度为200å。

25、所述的硬掩模层为氧化硅层，或者是多晶硅层，或者是氧化硅层和多晶硅层叠加的复合层；所述的硬掩模层的厚度为1.6um。

26、所述的硬掩模层打开的刻蚀窗口，其尺寸为0.2～1um。

27、所述的刻蚀形成的沟槽深度为0.5～1.5um。

28、所述的沟槽中形成的牺牲氧化层厚度为100～500å。

29、所述的沟槽下方的p型杂质注入，注入的杂质为硼；注入的能量为20kev～2mev，注入剂量1e12～1e16cm-2；所述的p型杂质注入分为一次注入完成，或者是多次的注入进行叠加。

30、所述的沟槽中填充的第二氧化物的厚度为0.5～1.5um，无需将所述沟槽填满；再通过干法刻蚀或者是湿法刻蚀工艺对所述的第二氧化物进行刻蚀；刻蚀完成之后，沟槽内底部保留的第二氧化物和牺牲氧化层的总厚度为3000～10000å。

31、本发明所述的mosfet，在平面元胞结构中引入沟槽，在沟槽底部填入厚的 氧化层结构，同时在沟槽下方的外延层中设置p型掺杂注入区，不但能降低器件cgd，降低比导通电阻，因此提高器件优值(fom＝1/(rspa*qgd))，沟槽下方的p型杂质注入区能大大降低沟槽栅氧的电场强度，提高sic mosfet器件可靠性。同时该结构也能够在更小的元胞结构中应用，元胞尺寸缩小到4～6um。