一种低应力半导体器件及其制备方法、电子器件与流程

本申请涉及半导体，特别是涉及一种低应力半导体器件及其制备方法、电子器件。

背景技术：

1、半导体器件是现代电子技术的重要组成部分，具有高集成电路的半导体器件可实现电路的小型化。通常采用金属膜层作为半导体器件的一部分，起到导电的作用，由此实现半导体器件中各元件之间的互连。金属膜层的结构和性能受到它所附着的基底的影响，金属膜层的应力是指其受到基底约束的作用力，按照应力产生的根源可分为热应力和本征应力，其中热应力是由金属膜层材料与基底材料之间热膨胀系数差异引起的，两种材料的热膨胀系数相差越大，热应力越大，本征应力则是由金属膜层中晶格缺陷等导致的。金属膜层的应力过大时，会导致金属膜层变形、开裂和脱模，进而导致半导体器件的失效。

2、传统技术在基底和金属膜层之间设置过渡层，且过渡层采用热膨胀系数在基底材料和金属膜层材料之间的非金属材料，由此可改善两者材料热膨胀系数不匹配的问题，进而降低金属膜层的应力。然而过渡层的添加对金属膜层应力的降低效果有限，在实际应用中，仍会出现金属膜层变形、开裂和脱模等问题，半导体器件的可靠性仍有待提升。此外，设置过渡层还会使制备工艺及设备更加复杂，增加了工艺成本。

3、因此，亟待改善半导体器件中金属膜层的应力问题，以提高半导体器件的可靠性。

技术实现思路

1、基于此，有必要提供一种低应力半导体器件及其制备方法，该半导体器件的可靠性较高。此外，还提供了包括上述低应力半导体器件的电子器件。

2、本申请的第一方面，提供了一种低应力半导体器件，包括多层膜结构，所述多层膜结构包括基底层和层叠设置在所述基底层上的多个金属层；

3、所述基底层为无机非金属基底，各所述金属层的材料选自同一种金属元素；

4、任意相邻两个所述金属层的厚度之比为0.6~1.5。

5、上述低应力半导体器件包括特定的多层膜结构，该多层膜结构包括特定组成的基底层以及层叠设置在上述基底层上的多个金属层，能够有效分散金属层的应力、防止裂纹扩展，故可降低金属层的应力，缓解金属层的变形、开裂和脱模等问题，从而提高多层膜结构的质量，改善半导体器件的可靠性。具体地，各金属层的材料选自同一种金属元素，可减少金属层内部的缺陷，进而降低其本征应力；通过控制任意相邻两个金属层的厚度之差，不仅可以有效防止裂纹扩展，而且可降低无机非金属基底与金属层之间热膨胀系数不匹配带来的不利影响，减少金属层的热应力，还能够通过各金属层应力相抵消达到降低多个金属层整体应力的效果。

6、此外，本申请多个金属层降低多层膜结构应力的效果，几乎不受基底层材料和金属层材料热膨胀系数差异的影响，故本申请的适用范围较广。

7、在其中一些实施例中，在自所述基底层至所述金属层的方向上，多个所述金属层的厚度整体上呈递增趋势。

8、在其中一些实施例中，任意相邻两个所述金属层中，厚度大的金属层与厚度小的金属层的厚度之比不超过1.3。

9、在其中一些实施例中，各所述金属层的厚度相等。

10、在其中一些实施例中，与所述基底层直接相邻的金属层的厚度和最外层的金属层的厚度之比为1：（1~6）。

11、在其中一些实施例中，所述多层膜结构满足如下（1）~（4）中的至少一个：

12、（1）多个所述金属层的层数为2层~20层；

13、（2）每一层所述金属层的厚度各自独立地选自20 nm~300 nm；

14、（3）所述无机非金属基底包括非晶硅基底、晶态二氧化硅基底、单晶硅基底、多晶硅基底或碳化硅基底；

15、（4）所述金属层为选自铜层、钛层、锆层或铝层。

16、在其中一些实施例中，所述基底层为非晶二氧化硅基底，所述金属层为铜层。

17、本申请的第二方面，提供了一种第一方面所述的低应力半导体器件的制备方法，包括以下步骤：

18、采用磁控溅射在所述基底层上沉积第1金属层，静置10 s~600 s；

19、采用磁控溅射在所述第1金属层上沉积第2金属层，静置10 s~600 s；

20、重复所述沉积的步骤形成第n金属层，n为＞2的整数，制备所述多层膜结构。

21、在其中一些实施例中，所述制备方法满足如下（1）~（3）中的至少一个：

22、（1）在沉积所述第1金属层之前，还包括对所述基底层进行等离子清洗的步骤；

23、（2）通过控制磁控溅射的时间，以获得指定厚度的各所述金属层；

24、（3）采用在线监测设备实时测量各所述金属层的厚度，以获得指定厚度的各所述金属层。

25、本申请的第三方面，提供了一种电子器件，包括第一方面所述的低应力半导体器件。

技术特征：

1.一种低应力半导体器件，其特征在于，包括多层膜结构，所述多层膜结构包括基底层和层叠设置在所述基底层上的多个金属层；

2.如权利要求1所述的低应力半导体器件，其特征在于，在自所述基底层至所述金属层的方向上，多个所述金属层的厚度整体上呈递增趋势。

3.如权利要求2所述的低应力半导体器件，其特征在于，任意相邻两个所述金属层中，厚度大的金属层与厚度小的金属层的厚度之比不超过1.3。

4.如权利要求1所述的低应力半导体器件，其特征在于，各所述金属层的厚度相等。

5.如权利要求1~4任一项所述的低应力半导体器件，其特征在于，与所述基底层直接相邻的金属层的厚度和最外层的金属层的厚度之比为1：（1~6）。

6.如权利要求1~4任一项所述的低应力半导体器件，其特征在于，所述多层膜结构满足如下（1）~（4）中的至少一个：

7.如权利要求1~4任一项所述的低应力半导体器件，其特征在于，所述基底层为非晶二氧化硅基底，所述金属层为铜层。

8.权利要求1~7任一项所述的低应力半导体器件的制备方法，其特征在于，包括以下步骤：

9.如权利要求8所述的低应力半导体器件的制备方法，其特征在于，所述制备方法满足如下（1）~（3）中的至少一个：

10.一种电子器件，其特征在于，包括权利要求1~7任一项所述的低应力半导体器件。

技术总结
本申请涉及一种低应力半导体器件及其制备方法、电子器件。该低应力半导体器件包括多层膜结构，所述多层膜结构包括基底层和设置在所述基底层上的多个金属层；所述基底层为无机非金属基底，各所述金属层的材料选自同一种金属元素，任意相邻两个所述金属层的厚度之比为0.6~1.5。上述半导体器件包括特定的多层膜结构，该多层膜结构包括特定组成的基底层以及层叠设置在上述基底层上的多个金属层，能够有效分散金属层的应力、防止裂纹扩展，故可降低金属层的应力，缓解金属层的变形、开裂和脱模等问题，从而提高多层膜结构的质量，改善半导体器件的可靠性。

技术研发人员：张小波,李文举,徐福勇
受保护的技术使用者：深圳市速普仪器有限公司
技术研发日：
技术公布日：2024/2/6