一种提高UIS耐性的VDMOS器件及其制备方法

本发明属于半导体，具体涉及一种提高uis耐性的vdmos器件及其制备方法。

背景技术：

1、宽带隙半导体材料碳化硅(silicon carbide，sic)相比于硅(silicon，si)具有更大的禁带宽度、更高的临界击穿电场以及更高的热导率，因此sic器件在抗辐射性能、导通电阻低和能量损耗低等方面具备了显著优势。这使得sic器件成为大功率、高温高辐射环境以及节能环保等领域的首选。在功率电子领域中，功率金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor，mosfet)已被广泛应用，它具有栅极驱动简单、低导通电阻、高开关速度、高温性能等特点，具有广阔的应用前景。

2、非钳位感性开关(unclamped inductive switching，uis)失效是指在功率开关器件(如mosfet等)的开关过程中，当负载中存在感性元件(如电感)并且开关速度较快时，存储在与mosfet漏极串联的感性元件中的能量会通过mosfet的漏极产生大电压，迫使器件进入雪崩工作模式并将能量释放出去，当能量高于器件的极限耐量时，会导致器件出现击穿或损坏。

3、功率开关器件在高功率、高电压和高频率的应用中经常由于寄生双极结型晶体管(bipolar junction transistor，bjt)的导通，导致局部电流和热量过大，引发uis失效，导致器件的临时故障或永久损坏。

技术实现思路

1、为了解决现有技术中存在的上述问题，本发明提供了一种通过离子注入提高uis耐性的垂直双扩散金属氧化物半导体场效应管(vertical double-diffused mosfet，vdmos)及其制备方法。本发明要解决的技术问题通过以下技术方案实现：

2、本发明的第一方面提供了一种提高uis耐性的vdmos器件，包括：n+衬底层；

3、第一n-外延层，位于所述n+衬底区的上表面；

4、第一p+注入区，位于所述第一n-外延层的上表层中，且位于所述第一n-外延层的边缘；

5、第二n-外延层，位于所述第一n-外延层的上表面，且覆盖所述第一p+注入区；

6、p-base区，位于所述第二n-外延层的内部且位于所述第二n-外延层的边缘，同时位于所述第一p+注入区的上表面；

7、第二p+注入区，由所述p-base区的上表面延伸至所述第一p+注入区的下表面；

8、n+有源区，位于所述第二p+注入区的两侧，与所述第二p+注入区接触，且与所述p-base区的边缘存在距离。

9、在一个具体的实施例中，还包括：栅介质层，位于所述第二n-外延层的上表面且两端延伸至所述p-base区的部分上表面和所述n+有源区的部分上表面；

10、n-多晶硅栅极，位于所述栅介质层的上表面；

11、栅极金属，位于所述n-多晶硅栅极的上表面；

12、源极金属，位于所述第二p+注入区的上表面且两端延伸至所述n+有源区的部分上表面；

13、漏极金属，位于所述n+衬底层的下表面。

14、在一个具体的实施例中，所述第一p+注入区的注入离子包括铝离子、硼离子中的一种；

15、所述第一p+注入区的深度为0.4～1.2μm；

16、所述第一p+注入区的掺杂浓度为1×1019～2×1020cm-3。

17、在一个具体的实施例中，所述p-base区的注入离子包括铝离子、硼离子中的一种；所述p-base区的深度为0.3～0.5μm；所述p-base区的掺杂浓度呈高斯分布，所述p-base区的表面的掺杂浓度3×1016～3×1017cm-3，所述p-base区的最大掺杂浓度为2×1018～7×1018cm-3；

18、所述n+有源区的注入离子包括氮离子、磷离子中的一种；所述n+有源区的深度为0.3～0.5μm，宽度为0.3～0.5μm，掺杂浓度为1×1019～2×1020cm-3；

19、第二p+注入区的注入离子包括铝离子、硼离子中的一种；所述第二p+注入区的深度0.7～1.7μm，宽度为0.3～1.5μm，掺杂浓度为1×1019～2×1020cm-3。

20、本发明的第二方面提供了一种提高uis耐性的vdmos器件的制备方法，用于制备本发明第一方面提供的vdmos器件，包括以下步骤：

21、s1：在n+衬底层上生长第一n-外延层；

22、s2：在所述第一n-外延层的上表层的边缘进行离子注入得到第一p+注入区；

23、s3：在所述第一n-外延层的上表面和所述第一p+注入区的上表面生长第二n-外延层；

24、s4：在所述第二n-外延层的边缘进行离子注入，得到位于所述第一p+注入区的上表面的p-base区；

25、s5：在所述p-base区中进行离子注入，得到间隔设置的n+有源区；所述n+有源区的边缘与所述p-base区的边缘存在距离；

26、s6：在所述n+有源区之间的所述p-base区中和所述第一p+注入区中进行离子注入，得到第二p+注入区，使得所述第二p+注入区由所述p-base区的上表面延伸至所述第一p+注入区的下表面，且侧面与所述n+有源区的侧面接触。

27、在一个具体的实施例中，还包括以下步骤：

28、s7：在1500～1700℃的温度下，退火30～60min；

29、s8：在退火后的所述第二n-外延层的上表面、所述p-base区的部分上表面和所述n+有源区的部分上表面制备栅介质层；

30、s9：在所述栅介质层的上表面制备n-多晶硅栅极；

31、s10：在所述n-多晶硅栅极的上表面制备栅极金属层；

32、s11：在所述第二p+注入区的上表面和所述n+有源区的部分上表面沉淀金属材料，并在氩气氛围下进行快速热退火工艺，退火结束后得到源极金属；退火温度为800～1200℃，退火时间为3～5min；

33、s12：在所述n+衬底层的下表面形成漏极金属。

34、在一个具体的实施例中，所述s2的具体步骤为：

35、在所述第一n-外延层的上表面沉积掩膜层，通过光刻刻蚀掩膜层形成第一掩膜；利用所述第一掩膜，在所述第一n-外延层的上表层的边缘进行离子注入，得到第一p+注入区；所述第一p+注入区的掺杂浓度为1×1019～2×1020cm-3。

36、在一个具体的实施例中，所述s4的具体步骤为：

37、在所述第二n-外延层的上表面沉积掩膜层，通过光刻刻蚀掩膜层形成第一掩膜；利用所述第一掩膜，在所述第二n-外延层的边缘进行离子注入，得到位于所述第一p+注入区的上表面的p-base区；所述p-base区的掺杂浓度呈高斯分布，所述p-base区的表面的掺杂浓度3×1016～3×1017cm-3，所述p-base区的最大掺杂浓度为2×1018～7×1018cm-3。

38、在一个具体的实施例中，所述s5的具体步骤为：

39、在所述p-base区的上表面沉积掩膜层，通过光刻刻蚀掩膜层形成第二掩膜；利用所述第二掩膜，在所述p-base区中进行离子注入，得到间隔设置的n+有源区；所述n+有源区的边缘与所述p-base区的边缘存在距离；所述n+有源区的掺杂浓度为1×1019～2×1020cm-3。

40、在一个具体的实施例中，所述s6的具体步骤为：

41、在所述p-base区的上表面沉积掩膜层，通过光刻刻蚀掩膜层形成第三掩膜；利用所述第三掩膜，在所述n+有源区之间的所述p-base区中和所述第一p+注入区中进行离子注入，得到第二p+注入区，使得所述第二p+注入区由所述p-base区的上表面延伸至所述第一p+注入区的下表面，且侧面与所述两个n+有源区的侧面接触；所述第二p+注入区的掺杂浓度为1×1019～2×1020cm-3。

42、与现有技术相比，本发明的有益效果：

43、本发明通过离子注入形成第一p+注入区，增加了n+有源区下方以及下方两侧的掺杂浓度，大幅度地减小了器件寄生bjt基区串联的电阻，有效防止器件在uis测试过程中形成的电流与热量集中，从而降低了器件uis测试过程中寄生bjt的导通导致器件失效的可能性，提高了器件的uis耐性，增强了器件在高功率、高电压和高频率环境下的可靠性。