一种高容错率抑制漏源电压过冲的六边埋沟井槽SiCVDMOSFET结构的制作方法

本发明涉及sic mosfet的片上结构改进，具体涉及一种高容错率抑制漏源电压过冲的六边埋沟井槽sic vdmosfet结构。

背景技术：

1、sic mosfet器件具有高频低损耗的显著优势，在电动汽车、光伏逆变器和充电桩等领域有十分广泛的应用。然而，sic mosfet极快的开关速度使得器件在开通和关断过程中极易产生漏源电压过冲的问题，漏源电压过冲极易在800v的电驱系统等应用中导致sicmosfet器件出现短时的雪崩击穿，在sic mos栅氧附近形成极大的电热应力，长期使用过程中易出现器件性能退化甚至损坏的问题；另一方面sic mosfet在电驱系统发生负载短路时会出现短路故障，瞬时的高压大电流极易导致器件短路失效。目前针对同时优化sicmosfet器件雪崩能力和短路能力的方法极少，大部分仍是基于单种鲁棒性进行优化提升。比如，通常采用优化p阱掺杂形貌和优化终端电场分布等调整元胞结构参数的方法，或者在器件关断过程中优化驱动防止器件出现漏源电压过冲等方法来提升sic mosfet雪崩能力或者抑制器件出现漏源电压过冲，采用缩短jfet区或者在驱动电路中集成短路保护功能等方法来改善sic mosfet在实际电源系统中的短路故障穿越能力。这些方法通常只能改善器件的一种鲁棒性，而且会给器件的其他性能引入负面影响。例如，缩短jfet宽度可能造成sic mosfet器件比导通电阻增大，导致器件导通损耗增大。如图1所示为提升器件雪崩能力而采用的倒掺杂p阱sic mosfet元胞结构，图2所示为提升器件短路能力而采用的窄jfet区sic mosfet元胞结构，图3所示为图1和图2两种结构的源区俯视图。但是实际成产和实用过程中发现，某些单步工艺偏差对器件的抑制电压过冲效果产生严重影响，器件制造过程中的容错率极低，器件良品率极低。此外，目前在改善器件的各种性能方面太过于注重，但是很多研发这忽略了器件尺寸方面的同步改进优势，此外，随着制造工艺的发展，sic mosfet器件的元胞尺寸基本已经达到极限，如何进一步缩减器件的元胞尺寸或者提高器件的电流密度，成为制约器件导通电阻的重要因素，因此本发明提供了一种针对sic mosfet器件全方位的解决方案。

技术实现思路

1、有鉴于此，本发明的目的在于提供一种高容错率抑制漏源电压过冲的六边埋沟井槽sic vdmosfet结构，通过采用六边形元胞并在其中引入埋沟井槽且在p阱侧面jfet区引入屏蔽结构及对应的阶梯型栅氧结构，屏蔽结构一方面在jfet区底部实现大幅缩短jfet区的宽度，达到屏蔽器件在发生漏源电压过冲时在栅氧下形成的极强电场，提升器件的雪崩能力；另一方面较窄的jfet区出口有利于在jfet区底部通过耗尽效应减小器件短路时的电流路径宽度，大幅降低器件的短路饱和电流，进而提升sic mosfet的短路能力。此外，通过引入屏蔽结构，可以对栅氧下方的jfet区形成良好的保护作用，因此可以大幅提高栅氧下方jfet区的掺杂浓度，降低sic mosfeet积累层电阻和jfet电阻，突破常规sic mosfet结构优化中器件导通电阻和短路能力难以协同提升的难题；在沟道区上面保持原有的栅氧厚度不变进而保持sic mosfet具有稳定的阈值电压，在jfet区上方则采用加厚的栅氧厚度，通过增加jfet区上方的栅氧厚度达到降低sic mosfet发生雪崩击穿时栅氧内的电场强度，进而抑制热载流子注入效应，降低sic mosfet器件因发生漏源电压过冲而导致的器件性能退化甚至损坏的风险，从而可以避免某些单步工艺偏差对器件的抑制电压过冲效果产生严重影响，极大的提高器件制造过程中的容错率，提高器件良品率；引入埋沟井槽结构使p阱与n阱的欧姆接触需同时与源极的短接由横向转为纵向，减小了单个重复元胞尺寸，增加了器件的电流密度，六边形元胞减少了源区的面积占比，增加了器件的电流密度，此外，由于栅极两侧的介质层合并沉积入埋沟内，从而相比井槽可以避免因为栅极侧面的介质层单薄而被栅源电压击穿，器件性能更加稳定和优越。

2、为解决以上技术问题，本发明提供一种高容错率抑制漏源电压过冲的六边埋沟井槽sic vdmosfet结构，包括碳化硅外延层，所述碳化硅外延层上通过离子注入等距分布呈井状并为p型半导体的p阱，相邻所述p阱之间形成有jfet区，所述p阱中部通过极高浓度的相同离子注入形成为p型半导体的p+，所述p+的两侧通过极高浓度的离子注入形成为n型半导体的n阱，所述n阱与所述p+接触，所述n阱不靠近所述p阱侧面，所述jfet区上方形成有所述栅氧层，所述栅氧层上淀积有所述多晶硅栅极，所述多晶硅栅极上淀积有介质层，所述栅氧层和所述多晶硅栅极至少延伸位于所述n阱上方，所述碳化硅外延层上淀积有覆盖所述介质层的源极，所述碳化硅外延层下侧具有n衬底，所述n衬底下方具有漏极，为了便于理解，将由多晶硅栅极纵向对应的单位范围内相同的结构定义为所述六边形mos元胞，所述六边形mos元胞俯视结构呈正六边形，所述六边形mos元胞六个边相邻位置均分布有所述六边形mos元胞，相邻所述六边形mos元胞至少有一边平行，所述jfet区的横截面呈柱型轮廓，所述柱型轮廓至少具有一粗径段和一细径段以形成屏蔽结构，所述粗径段与所述六边形mos元胞的栅氧层接触，所述栅氧层上具有一凸起段，所述凸起段位于所述六边形mos元胞的jfet区上方，使得凸起段降低自身内部的雪崩击穿时的电场强度进行抑制热载流子注入，所述多晶硅栅极与所述栅氧层榫卯适配型淀积；所述n阱上刻蚀开凿有埋沟，所述埋沟下方刻蚀连通有井槽，所述井槽贯穿所述n阱并深入至所述p阱内，所述井槽内淀积有金属的源极，所述源极与所述n阱和p阱的欧姆接触同时短接，相邻所述多晶硅栅极的介质层合并沉积入所述埋沟内深埋所述源极，使得源极与所述n阱和p阱的欧姆接触同时短接由横向转变为纵向，同时省略多晶硅栅极侧面的介质层。

3、在一些实施例中优选地方案，所述凸起段横截面呈矩形状或椭圆状或拱桥形状或倒拱桥形状或台阶状或连续不规则形状或梯形状。

4、在一些实施例中优选地方案，所述栅氧层上还具有位于所述凸起段两端的平薄段，所述平薄段厚度小于凸起段的厚度，所述jfet区与所述n阱之间的p阱正上方的栅氧层为平薄层。

5、在一些实施例中优选地方案，所述粗径段和所述细径段自上而下布置并依次连通。

6、在一些实施例中优选地方案，所述粗径段与所述细径段的直径呈等差数值，和/或，所述粗径段与所述细径段的直径呈非等差数值。

7、在一些实施例中优选地方案，所述jfet区的粗径段和细径段对应的离子浓度相同并且为高浓度。

8、在一些实施例中优选地方案，所述介质层为sio2。

9、在一些实施例中优选地方案，所述p阱上的注入的离子为倒注入，即所述p阱的底部离子浓度高于顶部浓度。

10、在一些实施例中优选地方案，所述p阱注入的离子为al离子或b离子，所述p+注入为极高浓度的al离子或b离子，所述n阱注入的离子为极高浓度的p离子或n离子。

11、与现有技术相比，本发明的优点如下：

12、1、本发明的结构采用六边形元胞并在其内引入埋沟井槽且在jfet区采用屏蔽注入结构和对应的阶梯型栅氧结构，阶梯型栅氧结构可以实现在沟道区上面保持原有的栅氧厚度不变进而保持sic mosfet具有稳定的阈值电压，在jfet区上方则采用加厚的栅氧厚度，通过增加jfet区上方的栅氧厚度达到降低sic mosfet发生雪崩击穿时栅氧内的电场强度，进而抑制热载流子注入效应，降低sic mosfet器件因发生漏源电压过冲而导致的器件性能退化甚至损坏的风险。通过在p阱底部引入屏蔽结构，一方面在jfet区底部实现大幅缩短jfet区的宽度，达到屏蔽器件在发生漏源电压过冲时在栅氧下形成的极强电场，提升器件的雪崩能力；另一方面较窄的jfet区出口有利于在jfet区底部通过耗尽效应减小器件短路时的电流路径宽度，大幅降低器件的短路饱和电流，进而提升sic mosfet的短路能力，且二者相互配合，可以避免某些单步工艺偏差对器件的抑制电压过冲效果产生严重影响，极大的提高器件制造过程中的容错率，提高器件良品率；通过在六边形mos元胞中引入埋沟井槽结构使p阱与n阱的欧姆接触需同时与源极的短接由横向转为纵向，减小了单个重复元胞尺寸，增加了器件的电流密度，六边形元胞减少了源区的面积占比，增加了器件的电流密度，此外，由于栅极两侧的介质层合并沉积入埋沟内，从而相比井槽可以避免因为栅极侧面的介质层单薄而被栅源电压击穿，器件性能更加稳定和优越。

13、2、本发明引入的屏蔽结构和阶梯型栅氧结构为直接在sic mosfet元胞中的jfet区中直接改进形成，结构简单，工艺易于实现。

14、3、通过引入屏蔽结构，可以对栅氧下方的jfet区形成良好的保护作用，因此可以大幅提高栅氧下方jfet区的掺杂浓度，降低sic mosfeet积累层电阻和jfet电阻，突破常规sic mosfet结构优化中器件导通电阻和短路能力难以协同提升的难题，可以大幅提升器件的综合性能。

15、4、本发明的结构性能与器件尺寸兼顾，从而提升器件的性能丰富性。