JFET区源极接触的抑制电压过冲的六边埋沟井槽屏蔽SiCVDMOSFET的制作方法

本发明涉及sic vdmosfet结构改进，具体涉及jfet区源极接触的抑制电压过冲的六边埋沟井槽屏蔽sic vdmosfet。

背景技术：

1、sic mosfet器件具有高频低损耗的显著优势，在电动汽车、光伏逆变器和充电桩等领域有十分广泛的应用。然而，sic mosfet极快的开关速度使得器件在开通和关断过程中极易产生电压过冲的问题，电压过冲问题主要体现在两个方面：

2、1.栅源电压过冲：栅源电压过冲问问题极易导致sic mos栅氧承受极高的电压应力，长期使用过程中易出现栅氧性能退化甚至栅极损坏的现象。为了抑制开关过程中栅源电压过冲的问题，通常采用增大栅极驱动电阻以降低开关速度和在栅源电极之间外接稳压二极管等方法。增大栅极驱动电阻虽然有效缓解了开关过程中的电压过冲问题，但较长的开关时间不仅增大了开关损耗，而且无法充分发挥出sic mosfet高速开关的性能优势。同样地，在栅源电极之间外接稳压二极管会增大栅源之间的电容，降低sic mosfet的开关速度。此外，由于外接稳压二极管通常为型号固定的商用器件，其稳压性能、寄生电容等通常无法直接和sic mosfet形成最佳匹配，严重限制了sic mosfet器件性能的充分发挥。图1和图2中展示了两种常用的抑制sic mosfet快速开关过程中出现电压过冲的方法。

3、2.漏源电压过冲：漏源电压过冲极易在800v的电驱系统等应用中导致sic mosfet器件出现短时的雪崩击穿，在sic mos栅氧附近形成极大的电热应力，长期使用过程中易出现器件性能退化甚至损坏的问题；另一方面sic mosfet在电驱系统发生负载短路时会出现短路故障，瞬时的高压大电流极易导致器件短路失效。目前针对同时优化sic mosfet器件雪崩能力和短路能力的方法极少，大部分仍是基于单种鲁棒性进行优化提升。比如，通常采用优化p阱掺杂形貌和优化终端电场分布等调整元胞结构参数的方法，或者在器件关断过程中优化驱动防止器件出现漏源电压过冲等方法来提升sic mosfet雪崩能力或者抑制器件出现漏源电压过冲，采用缩短jfet区或者在驱动电路中集成短路保护功能等方法来改善sic mosfet在实际电源系统中的短路故障穿越能力。这些方法通常只能改善器件的一种鲁棒性，而且会给器件的其他性能引入负面影响。例如，缩短jfet宽度可能造成sic mosfet器件比导通电阻增大，导致器件导通损耗增大。如图3所示为提升器件雪崩能力而采用的倒掺杂p阱sic mosfet元胞结构，图4所示为提升器件短路能力而采用的窄jfet区sic mosfet元胞结构，图5所示为图2和图3两种结构的源区俯视图。

4、研究表明，目前在改善器件的各种性能方面太过于注重，但是很多研发这忽略了器件尺寸方面的同步改进优势，此外，随着制造工艺的发展，sic mosfet器件的元胞尺寸基本已经达到极限，如何进一步缩减器件的元胞尺寸或者提高器件的电流密度，成为制约器件导通电阻的重要因素，考虑到器件的性能方面，传统的vdmosfet器件，其体二极管主要由pn结组成，其开启电压相对较大。传统vdmosfet的crss也较大，这是由于栅极(g极)与漏极(d极)的正对面积较大。crss较大，直接导致器件的ciss、coss等参数较大，从而增加器件的开关损耗，因此本发明提供了一种针对sic mosfet器件全方位的解决方案。

技术实现思路

1、有鉴于此，本发明的目的在于提供jfet区源极接触的抑制电压过冲的六边埋沟井槽屏蔽sic vdmosfet，通过在六边形元胞内部利用天然的结构构建栅极和源极之间的单片集成n/p+2/polysi背靠背的钳位二极管，以解决目前栅源电极在开关过程中因剧烈振荡而出现的过电压应力，并通过引入埋沟井槽使单个重复元胞的n型半导体区和p型半导体区的欧姆接触由横向变为纵向且同时将引入的n/p+2/polysi背靠背钳位二极管由横向变为纵向，同时还将横向的栅极合并省略用绝缘层，从而实现三合一多方位解决引入n/p+2/polysi背靠背钳位二极管带来尺寸增大问题，实现既能抑制开关栅源电压过冲和节省了源区面积，具有更大的电流密度，同时，通过在同一元胞中的p阱侧面jfet区引入屏蔽结构，一方面在jfet区底部实现大幅缩短jfet区的宽度，达到屏蔽器件在发生漏源电压过冲时在栅氧下形成的极强电场，提升器件的雪崩能力；另一方面较窄的jfet区出口有利于在jfet区底部通过耗尽效应减小器件短路时的电流路径宽度，大幅降低器件的短路饱和电流，进而提升sic mosfet的短路能力。此外，通过引入屏蔽结构，可以对栅氧下方的jfet区形成良好的保护作用，因此可以大幅提高栅氧下方jfet区的掺杂浓度，降低sic mosfeet积累层电阻和jfet电阻，突破常规sic mosfet结构优化中器件导通电阻和短路能力难以协同提升的难题，同时将栅源电压过冲和漏源电压过冲集中于一个片上解决，，采用六边形元胞减少了源区的面积占比，增加了器件的电流密度，进一步降低导通电阻，突出全面的性能，还通过将vdmosfet的jfet区顶端多晶硅栅分裂，降低g极与d极的正对面积，大幅降低碳化硅vdmosfet的crss，进一步大幅度将器件的开关损耗，在jfet区顶端采用肖特基接触，可以大幅度降低碳化硅mosfet器件的体二极管的开启电压，从而降低体二极管正向压降。

2、为解决以上技术问题，本发明提供jfet区源极接触的抑制电压过冲的六边埋沟井槽屏蔽sic vdmosfet，包括碳化硅外延层，所述碳化硅外延层顶部通过离子注入形成为呈井状p型半导体区的p阱，所述p阱等距排布在所述碳化硅外延层上，相邻所述p阱之间形成为jfet区，所述p阱顶部中部通过离子注入形成为呈井状n型半导体区的n阱，其特征在于，所述n阱顶部通过与所述p阱相同的极高浓度的离子注入形成为呈井状p型半导体区的p+2，所述p+2中部开凿有埋沟2，所述n阱上开凿有与所述埋沟2连通的埋沟1，所述埋沟1下部连通有井槽，所述井槽贯穿所述n阱并深入至所述p阱内，所述碳化硅外延层上淀积有连续一体的多晶硅栅极，使得sic vdmosfet结构的元胞之间的栅极合并省略侧面的横向介质层，所述多晶硅栅下端具有淀积入所述埋沟2内与所述p+2的欧姆接触的阶梯段，使得形成栅极侧的p+2/polysi异质结二极管，所述井槽内淀积有金属的源极，所述埋沟1内淀积有隔绝所述多晶硅栅极和所述源极的介质层1，所述源极与所述n阱和所述p阱同时接触，以形成源区的欧姆短接，还形成源极侧的n/p+2结二极管，使得sic vdmosfet结构中形成具有栅源之间纵向的n/p+2/polysi背靠背二极管；所述jfet区的横截面呈柱型轮廓，所述柱型轮廓至少具有一粗径段和一细径段以形成屏蔽结构，所述粗径段与所述六边形mos元胞的栅氧层接触，所述多晶硅栅极位于所述jfet区上的位置被打断以形成两段的所述多晶硅栅极，所述源极通过两段的所述多晶硅栅极与所述jfet区直接接触以形成肖特基结，以上结构相邻所述jfet区之间的形成有六边形mos元胞，所述六边形mos元胞为定义名称，为单位范围内重复的结构，所述六边形mos元胞包括局部的所述jfet区，所述六边形mos元胞俯视结构呈正六边形，所述六边形mos元胞六个边相邻位置均分布有所述六边形mos元胞，相邻所述六边形mos元胞至少有一边平行。

3、在一些实施例中优选地方案，所述粗径段和所述细径段自上而下布置并依次连通，所述jfet区的粗径段和细径段对应的离子浓度相同并且为高浓度。

4、在一些实施例中优选地方案，所述粗径段与所述细径段的直径呈等差数值，和/或，所述粗径段与所述细径段的直径呈非等差数值。

5、在一些实施例中优选地方案，所述多晶硅栅极下方具有栅氧层，所述栅氧层位于所述碳化硅外延层上除所述埋沟2以外的所有位置，所述多晶硅栅极上方淀积有介质层2，其中，所述介质层2与所述介质层1均为sio2，所述栅氧层也被所述肖特基结打断形成分别位于两段的所述多晶硅栅极下方，所述介质层2也被打断并分别形成分别包裹两段的所述多晶硅栅极的介质层3和介质层4。

6、在一些实施例中优选地方案，所述埋沟2仅位于所述p+2内，所述埋沟1同时位于所述p+2和所述n阱内，所述井槽同时位于所述n阱和所述p阱内。

7、在一些实施例中优选地方案，所述埋沟1、埋沟2和所述井槽的横截面的宽度相同或不同。

8、在一些实施例中优选地方案，所述埋沟1、埋沟2和所述井槽至少或近似具有一条纵向的中心线。

9、在一些实施例中优选地方案，所述p阱内还通过相同极高浓度的离子注入形成为p型半导体区的p+1；所述p阱注入的离子为al离子或b离子，所述p+2和所述p+1注入为极高浓度的al离子或b离子；所述n阱为注入极高浓度的p离子或n离子；所述p阱上的注入的离子为倒注入，即所述p阱的底部离子浓度高于顶部浓度。

10、在一些实施例中优选地方案，还包括位于所述碳化硅外延层下方的n衬底，所述n衬底下方具有漏极，所述多晶硅栅极的介质层2上方淀积有源极。

11、与现有技术相比，本发明的优点如下：

12、1、本发明的结构采用六边形元胞并在内部利用天然的结构构建栅极和源极之间的单片集成n/p+2/polysi背靠背的钳位二极管，其一为n/p+2二极管，其二为p+2/polysi异质结二极管，可以简洁高效实现在栅源电极之间集成背靠背的钳位二极管，以解决目前栅源电极在开关过程中因剧烈振荡而出现的过电压应力，并通过引入埋沟井槽使单个重复元胞的n阱和p阱的欧姆接触由横向变为纵向且同时将引入的n/p+2/polysi背靠背钳位二极管由横向变为纵向，同时还将横向的栅极合并省略用绝缘层，从而实现三合一多方位解决引入n/p+2/polysi背靠背钳位二极管带来尺寸增大问题，实现既能抑制开关栅源电压过冲和节省了源区面积，具有更大的电流密度，同时，通过在同一元胞中的p阱侧面jfet区引入屏蔽结构，一方面在jfet区底部实现大幅缩短jfet区的宽度，达到屏蔽器件在发生漏源电压过冲时在栅氧下形成的极强电场，提升器件的雪崩能力；另一方面较窄的jfet区出口有利于在jfet区底部通过耗尽效应减小器件短路时的电流路径宽度，大幅降低器件的短路饱和电流，进而提升sic mosfet的短路能力。此外，通过引入屏蔽结构，可以对栅氧下方的jfet区形成良好的保护作用，因此可以大幅提高栅氧下方jfet区的掺杂浓度，降低sicmosfeet积累层电阻和jfet电阻，突破常规sic mosfet结构优化中器件导通电阻和短路能力难以协同提升的难题，同时将栅源电压过冲和漏源电压过冲集中于一个片上解决，采用六边形元胞，减少了源区的面积占比，此外，在同一元胞结构中在jfet区引入肖特基接触端，在体二极管接正向电压时，肖特基接触形成的肖特基结会率先开启，体二极管导通，在电压持续增加时，pn结二极管开启，电阻进一步降低。原有pn结部分可以作为现有体二极管的浪涌注入部分。此种结构相当于将原有结构的体二极管从pn结二极管变成了具有抗浪涌电流功能的肖特基二极管，大幅度提升了器件的体二极管特性，将jfet区的多晶硅栅分开，减少了栅极覆盖面积，直接降低了器件的crss，进一步降低了器件的ciss、coss、qg、eon、eoff等一系列电学参数值，使器件性能更加优异，增加了器件的电流密度，突出全面的性能。

13、2、在单片集成n/p+2/polysi结构时，仅需在sic mosfet芯片版图设计中，将部分元胞结构中的栅极多晶硅直接和p接触形成异质结二极管，并将p旁边的n阱上的欧姆接触和源极金属短接，既可在版图局部形成n/p+2/polysi结构，实际实现方法简便可行。

14、3、可同时实现sic mosfet栅源电极之间正向和反向过电压保护。

15、4、通过结构或工艺优化，易于实现sic mosfet与集成n/p+2/polysi结构性能的最佳匹配。

16、5、本发明的单片集成结构工艺实现和sic mosfet完全兼容，实现成本低，性能提升高。

17、6、本发明的结构将片上集成n/p+2/polysi结构集成进p-well中，节省了源区面积，具有更大的电流密度，另外，通过引入埋沟井槽，实现第一将新引入的n/p+2/polysi结构由横向转为纵向布置，第二将n阱和p阱的与源区的同时欧姆接触横向转为纵向，第三n/p+2/polysi结构与n阱和p阱的与源区的同时欧姆接触横向转为纵向特殊结构又构造了多晶硅栅极必然的合并，从而三方面幅度减小了单个重复元胞尺寸。

18、7、本发明的屏蔽结构为直接在sic mosfet元胞中的jfet区中直接改进形成，结构简单，工艺易于实现；突破了常规sic mosfet短路能力和导通电阻难以协同优化的难题，可以大幅提升器件的综合性能，并且集中多种性能于一个片上，提升器件性能的丰富性。