一种降低导通电阻的碳化硅LDMOS的制造方法与流程

本发明涉及一种降低导通电阻的碳化硅ldmos的制造方法。

背景技术：

1、碳化硅(sic)材料作为宽禁带半导体，在集成电路器件设计方面日益受到关注与研究。以其为材料制作的功率mosfet具有输入阻抗高、温度特性好、耐压能力强、频率特性优、开关速度快的优点，被广泛应用于各个领域。

2、在sic ldmosfet中，器件的耐压能力和导通能力往往是此消彼长的，通常器件的耐压能力越强，导通电阻越小。提高耐压能力往往会导致器件开启时需要导通的电阻增加，从而影响器件的导通能力。本文提出了一种降低特征导通电阻的超结ldmos结构，可以在维持器件击穿电压的情况下降低器件的特征导通电阻，提高器件的导通能力。

3、在一份发明，申请号 201310421765.8，发明名称为一种横向高压超结功率半导体器件，该发明是在超结区下方增加电荷补偿层能够优化器件击穿电压，但是其导通电阻依旧较大，导通特性依旧需要进一步的优化。

技术实现思路

1、本发明要解决的技术问题，在于提供一种降低导通电阻的碳化硅ldmos的制造方法，对超结ldmos结构引入沟槽栅，导电沟道由表面转为体内，在通过超结结构保持高击穿电压的同时降低导通电阻，优化器件的导通特性。

2、本发明是这样实现的：一种降低导通电阻的碳化硅ldmos的制造方法，具体包括如下步骤：

3、步骤1、在碳化硅衬底上外延生长缓冲层，在缓冲层上生长漂移层；

4、步骤2、在漂移层上方淀积掩模版，对掩模版进行蚀刻，形成通孔，通过通孔对进行离子注入，形成体区，去除掩模版；

5、步骤3、在漂移层和体区上方淀积掩模版，对掩模版进行蚀刻，形成通孔，通过通孔对漂移层进行深槽刻蚀，在沟槽中填充材料，去除掩模版，并进行化学机械研磨工艺，形成超结区；

6、步骤4、在体区和超结区上方淀积掩模版，对掩模版进行源漏注入窗口的蚀刻，形成通孔，通过通孔对体区和超结区进行离子注入，形成源区和漏区，去除掩模版；

7、步骤5、淀积掩模版，对掩模版进行栅沟槽窗口的蚀刻，形成通孔，通过通孔对源区和体区进行蚀刻，形成栅沟槽，去除掩模版；

8、步骤6、在栅沟槽中进行热氧化形成栅极氧化物，之后化学气相淀积多晶硅，形成栅极；

9、步骤7、淀积掩模版，对掩模版进行源极漏漏极淀积窗口的蚀刻，形成通孔，通过通孔淀积金属，分别形成源极和漏极。

10、进一步地，所述步骤3进一步具体为：在漂移层和体区上方淀积掩模版，对掩模版进行蚀刻，形成通孔，通过通孔对漂移层进行深槽刻蚀，形成两个沟槽，在两个沟槽中填充p型材料，去除掩模版，并进行化学机械研磨工艺，形成超结区。

11、进一步地，所述步骤4进一步具体为：在体区和超结区上方淀积掩模版，对掩模版进行源漏注入窗口的蚀刻，形成通孔，通过通孔对体区和超结区进行离子注入，形成两个n型掺杂区和n型掺杂漏区，去除掩模版；在体区和超结区上方淀积掩模版，对掩模版进行蚀刻，形成通孔，通过通孔对体区进行离子注入，形成p型掺杂的第一p型源区、第二p型源区以及第三p型源区。

12、进一步地，所述步骤5进一步具体为：在体区和超结区上方淀积掩模版，对掩模版进行栅沟槽窗口的蚀刻，形成通孔，通过通孔对两个n型掺杂区、体区以及缓冲层进行蚀刻，形成两个栅沟槽、第一n型源区、第二n型源区、第三n型源区以及第四n型源区，去除掩模版。

13、进一步地，所述蚀刻为缓冲层的深度为缓冲层总厚度的五分之一至三分之一。

14、进一步地，所述步骤6进一步具体为：在栅沟槽中进行热氧化形成栅极氧化物，之后化学气相淀积多晶硅，形成栅极，并在顶部形成氧化层。

15、本发明的优点在于：

16、本发明一种降低导通电阻的碳化硅ldmos，由于存在沟槽栅，比普通sic超结ldmos导通电阻小很多；其导电通道由水平方向转为垂直方向，沟道电流产生与器件内部，增大了器件的有效利用面积，降低了器件的导通电阻；具有沟槽栅增加沟道电流密度，同时栅极对于沟道的控制能力更强，有利于优化器件的开关能力；在超结区下设置n型缓冲层，通过电荷补偿消除衬底辅助耗尽效应，优化器件的耐压能力。

17、本发明的碳化硅ldmos能在相同横向面积大小、不降低击穿电压的条件下提高器件的导通能力，降低特征导通电阻，对于超结ldmos的器件性能提升很有好处。

技术特征：

1.一种降低导通电阻的碳化硅ldmos的制造方法，其特征在于，具体包括如下步骤：

2.如权利要求1所述的一种降低导通电阻的碳化硅ldmos的制造方法，其特征在于，所述步骤3进一步具体为：

3.如权利要求1所述的一种降低导通电阻的碳化硅ldmos的制造方法，其特征在于，所述步骤4进一步具体为：在体区和超结区上方淀积掩模版，对掩模版进行源漏注入窗口的蚀刻，形成通孔，通过通孔对体区和超结区进行离子注入，形成两个n型掺杂区和n型掺杂漏区，去除掩模版；在体区和超结区上方淀积掩模版，对掩模版进行蚀刻，形成通孔，通过通孔对体区进行离子注入，形成p型掺杂的第一p型源区、第二p型源区以及第三p型源区。

4.如权利要求3所述的一种降低导通电阻的碳化硅ldmos的制造方法，其特征在于，所述步骤5进一步具体为：在体区和超结区上方淀积掩模版，对掩模版进行栅沟槽窗口的蚀刻，形成通孔，通过通孔对两个n型掺杂区、体区以及缓冲层进行蚀刻，形成两个栅沟槽、第一n型源区、第二n型源区、第三n型源区以及第四n型源区，去除掩模版。

5.如权利要求4所述的一种降低导通电阻的碳化硅ldmos的制造方法，其特征在于，所述蚀刻为缓冲层的深度为缓冲层总厚度的五分之一至三分之一。

6.如权利要求1所述的一种降低导通电阻的碳化硅ldmos的制造方法，其特征在于，所述步骤6进一步具体为：在栅沟槽中进行热氧化形成栅极氧化物，之后化学气相淀积多晶硅，形成栅极，并在顶部形成氧化层。

技术总结
本发明提供了一种降低导通电阻的碳化硅LDMOS的制造方法，包括：在碳化硅衬底上外延生长缓冲层，在缓冲层上生长漂移层；在漂移层上方淀积掩模版，蚀刻，离子注入，形成体区；在漂移层和体区上方淀积掩模版，蚀刻，对漂移层进行深槽刻蚀，在沟槽中填充材料，形成超结区；在体区和超结区上方淀积掩模版，蚀刻，对体区和超结区进行离子注入，形成源区和漏区；淀积掩模版，蚀刻，对源区和体区进行蚀刻，形成栅沟槽；在栅沟槽中进行热氧化形成栅极氧化物，淀积多晶硅，形成栅极；淀积掩模版，蚀刻，淀积金属，分别形成源极和漏极，对超结LDMOS结构引入沟槽栅，在通过超结结构保持高击穿电压的同时降低导通电阻，优化器件的导通特性。

技术研发人员：周海,何佳,单体玮,吴玲琼,黄虎
受保护的技术使用者：浏阳泰科天润半导体技术有限公司
技术研发日：
技术公布日：2024/4/17