半导体测试器件、半导体晶片以及迁移率测试方法与流程

本技术涉及半导体，尤其涉及一种半导体测试器件、半导体晶片以及迁移率测试方法。

背景技术：

1、半导体器件(mosfet)的元胞尺寸微缩以及迁移率提升，是进一步减小器件的导通电阻的简单方法。

2、现有的半导体器件，因为源漏金属层分别位于器件上下两侧，其垂直结构的特点导致其在电流路径上会有很多寄生电阻，如接触电阻、n型重掺杂层电阻、漂移区层电阻、衬底电阻等，寄生电阻的引入，特别是漂移区电阻的存在导致真实的电流减小，因此，准确表征器件迁移率是一个难点。

技术实现思路

1、本技术提供一种半导体测试器件，半导体晶片以及迁移率测试方法，能够准确表征半导体器件的迁移率。

2、为解决上述技术问题，本技术采用的第一个技术方案是：提供一种半导体测试器件，所述半导体测试器件包括：衬底；外延层，设置在所述衬底的表面，所述衬底和所述外延层为第一导电类型；沟槽电极，所述沟槽电极包括设置于所述外延层中的沟槽，设置于所述沟槽中的导电电极，以及设置于所述沟槽中将所述导电电极与所述外延层绝缘的电极绝缘层，所述沟槽具有沿第一方向延伸的第一侧壁、第二侧壁和第一底壁，所述第一方向为平行于所述衬底的方向，所述导电电极用于接入第一电压的输出端；第一掺杂区、第二掺杂区，设置于所述外延层中且位于所述沟槽电极的相对两侧，所述第一掺杂区与所述第一侧壁相连，所述第二掺杂区与所述第二侧壁相连，所述第一掺杂区和所述第二掺杂区为第二导电类型；其中，在第二方向上，所述导电电极在所述外延层中的深度大于所述第一掺杂区以及所述第二掺杂区在所述外延层内的深度，所述第二方向为所述外延层到所述衬底的方向；第三掺杂区、第四掺杂区，所述第三掺杂区设置于所述第一掺杂区中远离所述衬底的一侧且与所述第一侧壁相连，所述第四掺杂区设置于所述第二掺杂区中远离所述衬底的一侧且与所述第二侧壁相连，所述第三掺杂区和所述第四掺杂区为第一导电类型；第五掺杂区、第六掺杂区，所述第五掺杂区设置于所述第一掺杂区中且位于所述第三掺杂区远离所述沟槽电极的一侧，所述第五掺杂区与所述第三掺杂区相连，所述第六掺杂区设置于所述第二掺杂区中且位于所述第四掺杂区远离所述沟槽电极的一侧，所述第六掺杂区与所述第四掺杂区相连；所述第五掺杂区和所述第六掺杂区为第二导电类型，所述第五掺杂区的掺杂浓度大于第一掺杂区的掺杂浓度，所述第六掺杂区的掺杂浓度大于第二掺杂区的掺杂浓度；第一金属层，设置于所述第三掺杂区和所述第五掺杂区的上方；所述第一金属层用于接地；第二金属层，设置于所述第四掺杂区和所述第六掺杂区的上方；所述第二金属层用于接入第二电压的输出端。

3、为解决上述技术问题，本技术采用的第二个技术方案是：提供一种半导体晶片，所述半导体晶片，包括：若干半导体器件区域，所述半导体器件区域中的半导体器件为沟槽型栅极结构功率器件；若干监测区域，设置有至少一个用于测试所述沟槽型栅极结构功率器件的沟道迁移率的半导体测试器件，所述半导体测试器件，包括：衬底；外延层，设置在所述衬底的表面，所述衬底和所述外延层为第一导电类型；沟槽电极，所述沟槽电极包括设置于所述外延层中的沟槽，设置于所述沟槽中的导电电极，以及设置于所述沟槽中将所述导电电极与所述外延层绝缘的电极绝缘层，所述沟槽具有沿第一方向延伸的第一侧壁、第二侧壁和第一底壁，所述第一方向为平行于所述衬底的方向，所述导电电极用于接入第一电压的输出端；第一掺杂区、第二掺杂区，设置于所述外延层中且位于所述沟槽电极的相对两侧，所述第一掺杂区与所述第一侧壁相连，所述第二掺杂区与所述第二侧壁相连，所述第一掺杂区和所述第二掺杂区为第二导电类型；其中，在第二方向上，所述导电电极在所述外延层中的深度大于所述第一掺杂区以及所述第二掺杂区在所述外延层内的深度，所述第二方向为所述外延层到所述衬底的方向；第三掺杂区、第四掺杂区，所述第三掺杂区设置于所述第一掺杂区中远离所述衬底的一侧且与所述第一侧壁相连，所述第四掺杂区设置于所述第二掺杂区中远离所述衬底的一侧且与所述第二侧壁相连，所述第三掺杂区和所述第四掺杂区为第一导电类型；第五掺杂区、第六掺杂区，所述第五掺杂区设置于所述第一掺杂区中且位于所述第三掺杂区远离所述沟槽电极的一侧，所述第五掺杂区与所述第三掺杂区相连，所述第六掺杂区设置于所述第二掺杂区中且位于所述第四掺杂区远离所述沟槽电极的一侧，所述第六掺杂区与所述第四掺杂区相连；所述第五掺杂区和所述第六掺杂区为第二导电类型，所述第五掺杂区的掺杂浓度大于第一掺杂区的掺杂浓度，所述第六掺杂区的掺杂浓度大于第二掺杂区的掺杂浓度；第一金属层，设置于所述第三掺杂区和所述第五掺杂区的上方；所述第一金属层用于接地；第二金属层，设置于所述第四掺杂区和所述第六掺杂区的上方；所述第二金属层用于接入第二电压的输出端。

4、为解决上述技术问题，本技术采用的第三个技术方案是：提供一种迁移率测试方法，应用于半导体晶片中，所述半导体晶片，包括：若干半导体器件区域，所述半导体器件区域中的半导体器件为沟槽型栅极结构功率器件；若干监测区域，设置有至少一个用于测试所述沟槽型栅极结构功率器件沟道迁移率的半导体测试器件，所述半导体测试器件，包括：衬底；外延层，设置在所述衬底的表面，所述衬底和所述外延层为第一导电类型；沟槽电极，所述沟槽电极包括设置于所述外延层中的沟槽，设置于所述沟槽中的导电电极，以及设置于所述沟槽中将所述导电电极与所述外延层绝缘的电极绝缘层，所述沟槽具有沿第一方向延伸的第一侧壁、第二侧壁和第一底壁，所述第一方向为平行于所述衬底的方向，所述导电电极用于接入第一电压的输出端；第一掺杂区、第二掺杂区，设置于所述外延层中且位于所述沟槽电极的相对两侧，所述第一掺杂区与所述第一侧壁相连，所述第二掺杂区与所述第二侧壁相连，所述第一掺杂区和所述第二掺杂区为第二导电类型；其中，在第二方向上，所述导电电极在所述外延层中的深度大于所述第一掺杂区以及所述第二掺杂区在所述外延层内的深度，所述第二方向为所述外延层到所述衬底的方向；第三掺杂区、第四掺杂区，所述第三掺杂区设置于所述第一掺杂区中远离所述衬底的一侧且与所述第一侧壁相连，所述第四掺杂区设置于所述第二掺杂中远离所述衬底的一侧且与所述第二侧壁相连，所述第三掺杂区和所述第四掺杂区为第一导电类型；第五掺杂区、第六掺杂区，所述第五掺杂区设置于所述第一掺杂区中且位于所述第三掺杂区远离所述沟槽电极的一侧，所述第五掺杂区与所述第三掺杂区相连，所述第六掺杂区设置于所述第二掺杂区中且位于所述第四掺杂区远离所述沟槽电极的一侧，所述第六掺杂区与所述第四掺杂区相连；所述第五掺杂区和所述第六掺杂区为第二导电类型，所述第五掺杂区的掺杂浓度大于第一掺杂区的掺杂浓度，所述第六掺杂区的掺杂浓度大于第二掺杂区的掺杂浓度；第一金属层，设置于所述第三掺杂区和所述第五掺杂区的上方；所述第一金属层用于接地；第二金属层，设置于所述第四掺杂区和所述第六掺杂区的上方；所述第二金属层用于接入第二电压的输出端；所述测试方法包括：所述半导体测试器件中的导电电极接收所述第一电压的输出端输出的第一电压v1，其中，所述第一电压v1大于所述沟槽电极的阈值电压vth；所述半导体测试器件的第二金属层接收所述第二电压的输出端输出的第二电压v2，其中，第二电压v2大于0v；基于所述第二电压v2，检测出所述第二金属层和/或第一金属层上的测试电流i；基于所述第一电压v1、所述第二电压v2和所述测试电流i，确定所述半导体测试器件的沟道迁移率μ；基于所述半导体测试器件的沟道迁移率μ，确定所述半导体晶片中所述沟槽型栅极结构功率器件的沟道迁移率。

5、本技术的有益效果是，区别于现有技术，本技术提供的半导体测试器件，能够使电流路径不经过衬底、以及不经过第一掺杂区和第二掺杂区下方的外延层，消除了外延层电阻和衬底电阻等寄生电阻对迁移率的影响，从而能够实现准确表征半导体器件的迁移率的目的。