专利名称：利用单元库方式进行布局设计的半导体集成电路装置的制作方法
技术领域：
本发明涉及利用单元库(cell base)方式、即以标准单元单位配置逻辑电路的方式进行布局设计的半导体集成电路装置。
背景技术：
图1是示出利用单元库方式进行布局设计的半导体集成电路装置的结构图。在图中，1是半导体集成电路装置，2是构成半导体集成电路装置1的标准单元(以下，只称为单元)，3a～3g是在横方向上配置了预定个数的标准单元2的单元列，4是连接单元2与单元2间的单元间布线，5是信号的输入输出中使用的输入输出焊区(pad)，5a是连接输入输出焊区5与单元2间的输入输出布线，6是电源供给用焊区，7是接地用焊区，8是电源供给用布线，9是接地用布线。
在构成各单元列3a～3g的标准单元2中，有倒相器、AND(“与”)、OR(“或”)、NAND(“与非”)、NOR(“或非”)、触发器等各种逻辑电路。作为一例，在图3中示出利用CMOS构成图2中示出的倒相器作为标准单元的例子。在图3中，10是P沟道MOS晶体管(以下，称为PMOS)，11是N沟道MOS晶体管(以下，称为NMOS)，12是PMOS侧源布线，13a是PMOS侧栅布线，13b是NMOS侧栅布线，14是共用漏布线，15是NMOS侧源布线，16是单元电源供给布线，17是单元接地供给布线，18是倒相器的输入引脚(pin)，19是倒相器的输出引脚，20a是连接输入引脚18与铝布线的通孔，20b是连接输出引脚19与共用漏布线14的通孔，21是连接铝布线与栅布线13a、13b的通孔。
在图3中示出的倒相器单元中，由第1层铝布线构成单元电源供给布线16、单元接地供给布线17、PMOS侧源布线12、共用漏布线14和NMOS侧源布线15。在倒相器以外的NAND或触发器等的标准单元中，也由第1层铝布线构成单元电源供给布线16和单元接地供给布线17。因而，在各单元列3a～3g中，由第1层铝布线互相连接相邻的标准单元2的单元电源供给布线16和单元接地供给布线17。此外，标准单元相互间的信号的传递由第2层铝布线来进行。
在利用单元库方式进行布局设计的半导体集成电路装置中，由于在横方向上配置了多个的标准单元2来形成一条单元列3a～3g，故宽度的基准是必要的。作为宽度的基准，通常将图3中示出的倒相器单元的宽度22的1/2的宽度24作为一个基本单元宽度(1BC1个基本单元)。如果这样来设定基本单元宽度(BC)，则将图3中示出的倒相器单元的宽度22称为2BC。
另一方面，图3中示出的倒相器单元的高度23称为单元高度，而因为在单元库方式中将各单元列3a～3g保持在一定的高度这一点在不中断地连续地连接单元电源供给布线16和单元接地供给布线17方面是最重要的，故不问标准单元的种类如何，将单元高度定为一定的值。
其次，说明工作情况。
首先，说明单元库方式的布局设计的方法。
图4示出了在横方向上配置了多个倒相器、NAND、触发器等的标准单元形成了3条单元列3a、3b、3c的例子。因为各个标准单元的单元宽度是1个基本单元宽度(1BC)的整数倍，故各单元列3a、3b、3c的宽度是1BC的整数倍。但是，因为倒相器宽度是2BC，NAND单元宽度是3BC，触发器单元宽度例如是15BC等那样各标准单元宽度是不同的，故图4中示出的3条单元列3a、3b、3c的宽度26a、26b、26c不相等，互不相同。在图4中示出的例子中，如果与最长的单元列3a相比，则单元列3b的宽度26b短了4BC，单元列3c的宽度26c短了2BC。
为了使3条单元列3a、3b、3c的宽度一致，使用图5中示出的连通单元(feedthrough)28。连通单元28的单元宽度27是1BC，单元高度23与其它标准单元的单元高度相同。此外，只由第1层铝布线构成的单元电源供给布线16和单元接地布线构成。
图6示出了将图5中示出的连通单元28插入单元列3b和3c中使3条单元列3a、3b、3c的单元列宽度一致的例子。即，通过在单元列3b中附加配置4个连通单元28a～28d，在单元列3c中附加配置2个连通单元28e、28f，统一成为与宽度最宽的单元列3a相同的单元列宽度。
在连通单元28中，除了具有使上述的单元列宽度一致的功能之外，还具有确保布线区域的功能。以下，说明该布线区域确保功能。现在，考虑下述情况如图6中所示，在完成了插入适当个数的连通单元28以使单元列宽度一致的3条单元列3a、3b、3c之后，如图7中所示，利用布线30来连接配置在单元列3c中的NAND单元31与配置在单元列3a中的倒相器32。此时，如图8中所示，连接配置在单元列3c中的NAND单元31与配置在单元列3a中的倒相器32的布线30以横截配置在单元列3b中的4个连通单元28a～28d中的1个、例如连通单元28b的方式来形成。因为该布线30由第2层铝布线来形成，故不会与利用第1层铝布线形成的连通单元28b的单元电源供给布线及单元接地供给布线等接触。
其次，说明对各单元列供给电源和接地的方法。如图9中所示，在各单元列3a、3b的两端配置了电源、接地供给用的顶盖(cap)单元35。用第2层铝布线在顶盖单元35上形成了电源供给布线33和接地供给布线34。电源供给布线33和接地供给布线34分别与在半导体集成电路装置1的边缘部分上形成的电源供给用焊区6和接地用焊区7连接。
如图10中所示，用第2层铝布线在顶盖单元35上形成的电源供给布线33a利用通孔16a与用第1层铝布线形成的单元电源供给布线16b连接，同样，用第2层铝布线形成的接地供给布线34a利用通孔17a与用第1层铝布线形成的单元接地供给布线17b连接。因为顶盖单元35具有以上那样的结构，故向各单元的电源的供给经由电源供给布线33a-通孔16a-单元电源供给布线16b这样的路径来进行，向各单元的接地的供给经由接地供给布线34a-通孔17a-单元接地供给布线17b这样的路径来进行。
由于利用现有的单元库方式进行布局设计的半导体集成电路装置如以上那样来构成，故在完成了使各单元列的宽度一致的布局图之后，由于设计变更，需要新增加具有倒相器、AND、NAND、NOR等逻辑电路的标准单元，在制造了曝光用掩模之后产生该设计变更的情况下，由于必须大体上从最初开始重新制作高价的掩模，故除时间、劳力的耗费之外还存在半导体集成电路装置的制造成本增大的问题。
再有，作为现有技术的类似文献，有特开平3-259549号公报。
本发明是为了解决上述那样的问题而进行的，其目的在于得到一种利用对于设计变更能灵活地对应的单元库方式进行布局设计的半导体集成电路装置。
发明的公开利用与本发明的第1方面有关的单元库方式进行布局设计的半导体集成电路装置具备连通单元，该连通单元中形成了由P和N沟道MOS晶体管形成用的第1和第2栅电极和在该第1和第2栅电极的两侧配置的第1P型和第2N型扩散层构成的第1基本对。
通过这样做，即使在制成布局图之后产生了新增加倒相器、AND、NAND、NOR等各种标准单元的电路变更，也通过只对第1基本对进行布线，就可形成具有上述各种逻辑电路的标准单元，起到能实现曝光用掩膜的制作费用的降低和制作期间的缩短的效果。
利用与本发明的第2方面有关的单元库方式进行布局设计的半导体集成电路装置具备顶盖单元，该顶盖单元中形成了由P和N沟道MOS晶体管形成用的第3和第4栅电极和在该第3和第4栅电极的两侧配置的第3P型和第4N型扩散层构成的第2基本对。
通过这样做，即使在制成布局图之后产生了新增加倒相器、AND、NAND、NOR等各种标准单元的电路变更，也通过只对第2基本对进行布线，就可形成具有上述各种逻辑电路的标准单元，起到能实现曝光用掩膜的制作费用的降低和制作期间的缩短的效果。
在利用与本发明的第3方面有关的单元库方式进行布局设计的半导体集成电路装置中，预先对顶盖单元的第2基本对进行预定的布线形成了成为所希望的逻辑电路的基础的准逻辑电路。
通过这样做，即使在制成布局图之后产生了新增加倒相器、AND、NAND、NOR等各种标准单元的电路变更，也通过只改变准逻辑电路的布线，就可形成具有上述各种逻辑电路的标准单元，起到能实现曝光用掩膜的制作费用的降低和制作期间的缩短的效果。
利用与本发明的第4方面有关的单元库方式进行布局设计的半导体集成电路装置具备连通单元和顶盖单元，该连通单元中形成了由P和N沟道MOS晶体管形成用的第1和第2栅电极和在该第1和第2栅电极的两侧配置的第1P型和第2N型扩散层构成的第1基本对，该顶盖单元中形成了由P和N沟道MOS晶体管形成用的第3和第4栅电极和在该第3和第4栅电极的两侧配置的第3P型和第4N型扩散层构成的第2基本对。
通过这样做，即使在制成布局图之后产生了新增加触发器等的大规模的标准单元以及增加倒相器、AND、NAND、NOR等的小规模的各种标准单元的电路变更，也通过只对第1或第2基本对进行布线，就可形成具有上述各种逻辑电路的标准单元，起到能实现曝光用掩膜的制作费用的降低和制作期间的缩短的效果。
在利用与本发明的第5方面有关的单元库方式进行布局设计的半导体集成电路装置中，预先对连通单元和顶盖单元中的第1和第2基本对进行预定的布线，形成了成为所希望的逻辑电路的基础的准逻辑电路。
通过这样做，即使在制成布局图之后产生了新增加触发器等的大规模的标准单元以及增加倒相器、AND、NAND、NOR等的小规模的各种标准单元的电路变更，也通过只改变准逻辑电路的布线，就可形成具有上述各种逻辑电路的标准单元，起到能实现曝光用掩膜的制作费用的降低和制作期间的缩短的效果。
利用与本发明的第6方面有关的单元库方式进行布局设计的半导体集成电路装置中，对连通单元和顶盖单元的至少一部分的第1基本对或第2基本对进行了预定的布线，形成了所希望的逻辑电路。
通过这样做，即使在制成布局图之后产生了新增加触发器等的大规模的标准单元以及增加倒相器、AND、NAND、NOR等的小规模的各种标准单元的电路变更，也通过只对第1或第2基本对进行布线，就可形成具有上述各种逻辑电路的标准单元，起到能实现曝光用掩膜的制作费用的降低和制作期间的缩短的效果。
利用与本发明的第7方面有关的单元库方式进行布局设计的半导体集成电路装置中，对连通单元和顶盖单元的至少一部分的准逻辑电路进行了预定的布线，形成了所希望的逻辑电路。
通过这样做，即使在制成布局图之后产生了新增加触发器等的大规模的标准单元以及增加倒相器、AND、NAND、NOR等的小规模的各种标准单元的电路变更，也通过只改变准逻辑电路的布线，也可形成具有上述各种逻辑电路的标准单元，起到能实现曝光用掩膜的制作费用的降低和制作期间的缩短的效果。
附图的简单说明图1是示出利用单元库方式进行布局设计的半导体集成电路装置的结构图。
图2是以逻辑电路方式示出的倒相器的图。
图3是示出利用CMOS构成图2中示出的倒相器作为标准单元的例子的图。
图4是示出在横方向上配置了多个倒相器、NAND、触发器等的标准单元来形成3条单元列的例子的图。
图5是示出现有的连通单元的图。
图6是示出插入图5中示出的标准单元使单元列宽度变得一致的例子的图。
图7是示出产生了设计变更的逻辑电路的例子的图。
图8是示出使用连通单元实现了图7中示出的产生了设计变更的逻辑电路的例子的图。
图9是示出在各单元列中配置的顶盖单元的配置状态的图。
图10是示出现有的顶盖单元的图。
图11是在本发明的实施形态1的利用单元库方式进行布局设计的半导体集成电路装置中使用的连通单元的布局图。
图12是图11中示出的连通单元的晶体管级的电路图。
图13是示出在单元列中使用实施形态1的连通单元进行了布局设计的结果的例子的图。
图14是示出产生了设计变更的逻辑电路的例子的图。
图15是示出在图13中示出的进行了布局设计的结果例中使用实施形态1的连通单元实现了图14中示出的产生了设计变更的逻辑电路的例子的图。
图16是说明使图11中示出的只具有倒相器的电路要素的连通单元变更连线而修正为具有倒相器功能的连通单元的方法的图。
图17是用剖面说明修正为图16中示出的具有倒相器功能的连通单元的方法的图。
图18是示出本发明的实施形态4的顶盖单元的结构图。
图19是从图18中示出的实施形态4的顶盖单元除去由第2层铝布线构成的电源供给布线和接地供给布线的图。
图20是图19中示出的顶盖单元的晶体管级的电路图。
图21是示出在单元列中配置实施形态4的顶盖单元的例子的图。
图22是示出产生了设计变更的逻辑电路的例子的图。
图23是示出将图18中示出的顶盖单元改变为具备NAND的功能的顶盖单元的布局的图。
图24是示出对只具有电路要素的顶盖单元进行连线修正为具有NAND的功能的顶盖单元的方法的图。
图25是示出本发明的实施形态7的顶盖单元的结构图。
图26是从图25中示出的实施形态7的顶盖单元除去由第2层铝布线构成的电源供给布线和接地供给布线的图。
图27是图25中示出的顶盖单元的晶体管级的电路图。
图28是实施形态7的顶盖单元的使用方法的说明图。
图29是示出变更图26中示出的顶盖单元的连线而修正为具有倒相器功能的顶盖单元的方法的图。
图30是示出使用实施形态10的连通单元和顶盖单元进行了布局设计的例子的图。
图31是示出使用连通单元和顶盖单元实现了在图30中示出的布局设计后产生设计变更的逻辑电路的例子的图。
图32是示出使用实施形态12的连通单元和顶盖单元进行了布局设计的例子的图。
图33是示出变更图32中示出的连通单元的连线而修正为具有倒相器功能的连通单元的方法的图。
图34是图33中示出的连通单元的晶体管级的电路图。
图35是示出使用连通单元和顶盖单元实现了在图32中示出的布局设计后产生设计变更的逻辑电路的例子的图。
用于实施发明的最佳形态以下，为了更详细地说明本发明，按照
实施本发明用的最佳形态。
实施形态1图11是示出本发明的实施形态1的连通单元40的图，图11(a)是布局平面图，图11(b)是B-B’线剖面图，图11(c)是C-C’线剖面图，图11(d)是D-D’线剖面图，图11(e)是E-E’线剖面图。此外，图12是晶体管级的电路图。在图中，10是P沟道MOS晶体管(PMOS，第1基本对)，10a、10b是形成PMOS10的源、漏用的P型扩散层(第1P型扩散层)，11是N沟道MOS晶体管(NMOS，第1基本对)，11a、11b是形成NMOS11的源、漏用的N型扩散层(第2N型扩散层)，13a是PMOS10的栅电极(第1栅电极)，13b是NMOS11的栅电极(第2栅电极)，16是单元电源供给布线，17是单元接地供给布线，100是SiO2等的氧化膜。
在本实施形态1的连通单元40中，形成了形成PMOS10用的P型扩散层10a、10b，形成NMOS11用的N型扩散层11a、11b，PMOS10的栅电极13a，NMOS11的栅电极13b，单元电源供给布线16和单元接地供给布线17，再者，只用氧化膜100对其进行覆盖，没有施加连接各部的布线。
在本实施形态1的利用单元库方式进行了布局设计的半导体集成电路装置中，作为宽度的基准，将图11中示出的连通单元的宽度22的1/2的宽度24定为1个基本单元宽度(1BC)，这一点也与现有的情况相同。因而，图11中示出的连通单元的宽度22是2BC。
将图11中示出的连通单元的高度23称为单元高度，将全部单元的高度统一为该单元高度，这一点也与现有的情况相同。
其次，说明工作情况。
图13是示出进行了布局设计的结果的例子的图。图13是与在背景技术的说明中使用的图8对应的图，在单元列中配置了图11中示出的本实施形态1的连通单元40。但是，因为图11中示出的本实施形态1的连通单元40的宽度是2个基本单元宽度(2BC)，故与在图8中配置了4个连通单元28a～28d的情况不同，只配置2个连通单元40a～40b。
在本实施形态1中，也与背景技术相同，如图7中所示在利用布线30连接在单元列3c中配置的NAND单元31与在单元列3a中配置的倒相器32时，如图13中所示，连接在单元列3c中配置的NAND单元31与在单元列3a中配置的倒相器32的布线30以横截在单元列3b中配置的2个连通单元42a、42b中的1个、例如连通单元42a的方式来形成。因为该布线30由第2层铝布线来形成，故不会与利用第1层铝布线形成的连通单元42a的其它布线接触。
在本实施形态1中，可容易地与得到了上述布局图之后的设计变更相对应。考虑在作为布局设计的结果得到的图13中示出的布局图中，例如，如图14中所示，产生了在单元列3c中配置的NAND单元31与在单元列3a中配置的倒相器32之间插入倒相器32a的设计变更的情况。
因为本实施形态1的连通单元40如图11(a)中所示，具备构成倒相器的全部电路要素，故通过对这些电路要素进行连线，可形成倒相器。如图13中所示，将这一点应用于在单元列3b中配置的连通单元40a，如图15中所示，变更为具备倒相器功能的连通单元40c，通过施加从NAND单元31至布线30a和倒相器32的布线30b，可达到预期的目的。
使用图16说明对只具有倒相器的电路要素的连通单元40a进行连线，将其修正为具有倒相器功能的连通单元40c的方法。
通过在覆盖第1层铝布线之后进行图形刻蚀，形成PMOS侧源布线12、栅布线13、共用漏布线14和NMOS侧源布线15。其后，形成接触孔21a～21f，连接栅布线13与栅电极13a和13b间、共用漏布线14与P型扩散层10b和N型扩散层11b间、PMOS侧源布线12与P型扩散层10a间和NMOS侧源布线15与N型扩散层11a间。其次，对栅布线13形成输入引脚20a，对共用漏布线14形成输出引脚20b。通过以上所述，完成具有倒相器功能的连通单元40c。
图17是示出本实施形态1的单元库方式中的制造工序的剖面图，根据该图17更详细地说明到在图16的左侧示出的连通单元40a为止的制造工序和其后修正为连通单元40c、再如图15中所示到进行布线为止的工序。
首先，如图17(a)中所示，在P型的衬底上注入硼(B)和磷(P)，如图17(b)中所示，形成P型层和N型层。其次，如图17(c)中所示，形成P型扩散层10a、10b和N型扩散层11a、11b，此外，形成栅电极13a、13b。再者，如图17(d)中所示，形成氧化膜100a，如图17(e)中所示，形成第1层铝布线，如图17(f)中所示，形成氧化膜100b。在该图17(f)中，不设置接触孔21，此外，作为第1层铝布线只对单元电源供给布线16和单元接地供给布线17进行布线的结构是在图16的左侧示出的连通单元40a。在本实施形态这1中，在这样的连通单元40a的状态下如图13中所示，配置在单元列3b内。
其后，在打算修正为在图16的右侧示出的连通单元40c的情况下，如图17(d)中所示，在氧化膜100a中设置接触孔21，如图17(e)中所示，形成预定的第1层铝布线，如图17(f)中所示，形成氧化膜100b。
再者，如图15中所示，在连接布线30a、30b与具有倒相器电路的连通单元40c的情况下，在图17(f)中形成通孔20，如图17(g)中所示，形成第2层铝布线。
在此，所谓接触孔，指的是为了连接扩散层与衬底上的布线而在氧化膜中开的孔，此外，所谓通孔，指的是为了连接衬底上的布线间而在氧化膜中开的孔。
如上所述，按照本实施形态1，在使用连通单元进行了配置、布线及进行了使半导体集成电路装置的布局实现最佳化的布局设计之后，即使在对于根据该布局设计已制造的LSI需要修正电路的情况下，因为也只通过改变接触孔、第1层铝布线、通孔、第2层铝布线就可与设计变更相对应，只变更在LSI制造时使用的曝光用掩模中与上述4个工序有关的掩模即可，故可大幅度地减少与曝光用掩模的修正有关的成本和时间。
实施形态2图11中示出的实施形态1的连通单元40是预先制成由1个PMOS10和1个NMOS11构成的1组CMOS的构成元件，但CMOS的构成元件不限于1组，可预先制成多组的CMOS的构成元件。
通过这样做，起到可将连通单元40作为除倒相器单元以外的NAND或AND等逻辑电路单元来使用的效果。
实施形态3图11中示出的实施形态1的连通单元40是预先制成由1个PMOS10和1个NMOS11构成的1组CMOS的构成元件，但CMOS的构成元件不限于1组，可预先制成多组的CMOS的构成元件，再有，PMOS的个数和NMOS的个数也可不一致。
通过这样做，起到可将连通单元40作为除倒相器单元以外的NAND或AND等逻辑电路单元来使用的效果。
实施形态4图18是示出本发明的实施形态4的顶盖单元41的图，在图中，16a是通孔，16b是由第1层铝布线形成的单元电源供给布线，17a是通孔，17b是由第1层铝布线形成的单元接地供给布线，33a是由第2层铝布线形成的电源供给布线，34a是由第2层铝布线形成的接地供给布线。
电源供给布线33a通过通孔16a连接到单元电源供给布线16b上，接地供给布线34a通过通孔17a连接到单元接地供给布线17b上。
本实施形态4的顶盖单元41的高度23与其它单元的单元高度相同。
图19是示出从图18中示出的本实施形态4的顶盖单元41除去了电源供给布线33a和接地供给布线34a的状态的图。图20是晶体管级的电路图。在图19和图20中，10是PMOS(第2基本对)，10c～10f是P型扩散层(第3P型扩散层)，11是NMOS(第2基本对)，11c～11f是N型扩散层(第4N型扩散层)，13c、13e、13g是PMOS10的栅电极(第3栅电极)，13d、13f、13h是NMOS11的栅电极(第4栅电极)，16b是单元电源供给布线，17b是单元接地供给布线。
本实施形态4的顶盖单元41中，只形成了形成PMOS10用的P型扩散层10c～10f，形成NMOS11用的P型扩散层11c～11f，PMOS10的栅电极13c、13e、13g，NMOS11的栅电极13d、13f、13h，单元电源供给布线16b和单元接地供给布线17b，没有施加连接各部的布线。
其次，说明工作情况。
本实施形态4的顶盖单元41与背景技术同样，在单元列中，在需要供给电源和接地的单元的位置上，例如如图21中所示那样来配置。图21中示出的顶盖单元41与在图18中示出的单元相同，在单元中具备形成PMOS及NMOS等的元件，但没有施加连接各部的布线。向配置了该顶盖单元41的单元列中的各单元的电源的供给是经过电源供给布线33a-通孔16a-单元电源供给布线16b这样的路径来进行的，向各单元的接地的供给是经过接地供给布线34a-通孔17a-单元接地供给布线17b这样的路径来进行的。
其次，考虑下述情况在布局图完成后产生了设计变更，如图22中所示，需要在NAND单元31与倒相器32之间插入NAND单元31a。
此时，如图23中所示，假定NAND单元31配置在单元列3c中，倒相器32配置在单元列3a中。此时，如果将所需要的NAND单元31a配置在单元列3b中，则布线长度可最短。配置在单元列3b的右端的顶盖单元41如图19中所示，具备能分别形成各3个PMOS及NMOS的元件。因此，通过对这些元件进行连线，可变更为具有NAND单元的功能的顶盖单元41a，通过形成图22中示出的布线30a～30c，可达到预期的目的。
接着，使用图24，说明对只具有电路要素的顶盖单元41进行连线，修正为具有NAND单元的功能的顶盖单元41a的方法。在图24的上部，16a是通孔，16b是单元电源供给布线，17a是通孔，17b是单元接地供给布线，33a是电源供给布线，34a是接地供给布线，10是PMOS，10c～10f是P型扩散层，11是NMOS，11c～11f是N型扩散层，13c、13e、13g是PMOS10的栅电极，13d、13f、13h是NMOS11的栅电极，16b是单元电源供给布线，17b是单元接地供给布线，但由于这些部分与图18和图19的部分相同，故省略其说明。
通过在覆盖第1层铝布线层后进行图形刻蚀，形成PMOS侧源布线、栅布线、共用漏布线、NMOS侧源布线。再者，经过开口形成和金属充填，形成接触孔。其结果，通过接触孔21g、21h、21i、21j、21k、21m、21n、21p、21q连接上述的布线层、扩散层及栅电极等。接着，安装输入引脚18a、18b和输出引脚19，利用第2层铝布线形成单元电源供给布线33b和单元接地供给布线34b，通过形成单元电源供给接触孔16c和单元接地供给接触孔17c，完成具有NAND功能的顶盖单元41a。
在上述的本实施形态4的顶盖单元41中，示出了分别设有各3个PMOS10的栅电极及NMOS11的栅电极的例子，但不限于此，可分别设置1个以上的任意个数的PMOS10的栅电极及NMOS11的栅电极。设置各1个的情况是打算作成倒相器的情况，设置4个以上的多个的情况是打算作成触发器等需要多个晶体管的复杂的电路的情况。
如上所述，按照本实施形态4，在使用顶盖单元进行了配置、布线及进行了使半导体集成电路装置的布局实现最佳化的布局设计之后，即使在对于根据该布局设计已制造的LSI需要修正电路的情况下，因为也只通过改变接触孔、第1层铝布线、通孔、第2层铝布线就可与设计变更相对应，只变更在LSI制造时使用的曝光用掩模中与上述4个工序有关的掩模即可，故可大幅度地减少与曝光用掩模的修正有关的成本和时间。
实施形态5图18和图19中示出的实施形态4的顶盖单元41是预先制成由3个PMOS10和3个NMOS11构成的3组的构成元件的单元，但该构成元件不限于3组，可预先制成多组的构成元件。
通过这样做，起到可将顶盖单元41作为NAND单元以外的逻辑电路单元来使用的效果。
实施形态6图18和图19中示出的实施形态4的顶盖单元41是预先制成由3个PMOS10和3个NMOS11构成的3组的构成元件的单元，但该构成元件不限于3组，可预先制成多组的构成元件，PMOS的个数和NMOS的个数也可不一致。
通过这样做，起到可将顶盖单元41作为NAND单元以外的逻辑电路单元来使用的效果。
实施形态7图25是示出本发明的实施形态7的顶盖单元42的结构图，在图中，16a是通孔，16b是由第1层铝布线形成的单元电源供给布线，17a是通孔，17b是由第1层铝布线形成的单元接地供给布线，33a是在顶盖单元42上由第2层铝布线形成的电源供给布线，34a是在顶盖单元42上由第2层铝布线形成的接地供给布线。
电源供给布线33a通过通孔16a连接到单元电源供给布线16b上，接地供给布线34a通过通孔17a连接到单元接地供给布线17b上。
图26是示出从图25中示出的本实施形态7的顶盖单元42除去了由第2层铝布线形成的电源供给布线33a和接地供给布线34a的图。在图中，10是PMOS(第2基本对)，10a、10b是形成PMOS10用的P型扩散层(第3P型扩散层)，11是NMOS(第2基本对)，11a、11b是形成NMOS11用的N型扩散层(第4N型扩散层)，12是PMOS侧源布线，13是栅电极(第3、第4栅电极)，14是共用漏布线，15是NMOS侧源布线，16b是单元电源供给布线，17b是单元接地供给布线，18c是连接PMOS侧源布线12与栅布线13的布线。
图27是图26中示出的顶盖单元42的晶体管级的电路图，对相同部分附以相同的符号。从图12可知，在图26中示出了布局图的顶盖单元42中形成的电路是CMOS倒相器(准逻辑电路)。
在构成图26中示出的顶盖单元42的CMOS倒相器中，PMOS10的PMOS侧源布线12和NMOS11的NMOS侧源布线15利用第1层铝布线分别连接到单元电源供给布线16和单元接地供给布线17上。此外，PMOS10和NMOS11的漏侧利用由第1层铝布线构成的共用漏布线14共同连接起来。再者，栅布线13通过接触孔利用第1层铝布线18c连接到单元电源供给布线16上。由此，即使栅布线13成为浮动状态，也可防止电路变得不稳定。
其次，说明工作情况。
因为本实施形态7的顶盖单元42具有图25中示出的那样的结构，故向各单元的电源的供给是经过电源供给布线33a-通孔16a-电源供给布线16b这样的路径来进行的，向各单元的接地的供给是经过接地供给布线34a-通孔17a-单元接地供给布线17b这样的路径来进行的。
图28是本实施形态7的顶盖单元42的使用方法的说明图。本实施形态7的顶盖单元42通常如单元列3a和3c中所示，在各单元列的预定的位置上进行配置。通过电源供给布线33和接地供给布线34对各单元列3a～3c供给电源和接地。
现在，考虑下述情况在布局图完成后产生了设计变更，如图14中所示，需要在配置在单元列3c中的NAND单元31与配置在单元列3a中的倒相器32之间插入倒相器32a。按照本实施形态7，即使在这样的情况下，也只通过变更配置在单元列3b中的顶盖单元42a的连线，就可得到所需要的倒相器32a。
使用图29说明改变图28中示出的顶盖单元42a的连线，将其修正为具有倒相器功能的方法。如果以从图29的左侧中示出的顶盖单元除去了电源供给布线33a和接地供给布线34a的在图的中央示出的顶盖单元作为对象，则首先切断连接PMOS侧源布线12与栅布线13的布线18c。其次，如图29的右侧所示，通过通孔20a附加由第2层铝布线构成的输入引脚18，对由第1层铝布线构成的共用漏布线14通过通孔20b附加由第2层铝布线构成的输出引脚19。
如上所述，通过简单的布线变更，可将顶盖单元42改变为也起到倒相器功能的顶盖单元42a。其结果，可简单地制造需要利用设计变更附加的倒相器32a。
如上所述，按照本实施形态7，在使用顶盖单元进行了配置、布线及进行了使半导体集成电路装置的布局实现最佳化的布局设计之后，即使在对于根据该布局设计已制造的LSI需要修正电路的情况下，由于在使用了现有的顶盖单元的设计中需要从一开始起重新进行布局设计，故必须重新制作在LSI制造时使用的大致全部的曝光用掩模，而在本实施形态7中，因为只通过改变第1层铝布线、通孔、第2层铝布线就可与设计变更相对应，只变更在LSI制造时使用的曝光用掩模中与上述3个工序有关的掩模即可，故起到可大幅度地减少与曝光用掩模的修正有关的成本和时间的效果。
实施形态8图25和图26中示出的实施形态7的顶盖单元42中不使用第2层铝布线，利用第1层铝布线18c来连接应形成倒相器的输入引脚的位置与单元电源供给布线16，但在不使用第2层铝布线这一点上按原样，也可利用第1层铝布线来连接应形成倒相器的输入引脚的位置与单元接地供给布线17。
即使以这种方式来变更，也起到与实施形态7相同的效果。
实施形态9图25和图26中示出的实施形态7的顶盖单元42中不使用第2层铝布线，利用第1层铝布线18e来连接应形成倒相器的输入引脚的位置与单元电源供给布线16，但在不使用第2层铝布线这一点上按原样，也可形成NAND或AND等的逻辑电路来代替倒相器，利用第1层铝布线来连接应形成倒相器的输入引脚的位置与单元电源供给布线16或单元接地供给布线17。
通过这样做，除了由实施形态7得到的效果之外，还起到可形成多种逻辑电路单元的效果。
实施形态10图30是示出使用本发明的实施形态10的连通单元40、44和顶盖单元41进行布局设计的例子的结构图，在图中，40a～40n是由图11中示出的PMOS(第1基本对)10、NMOS(第1基本对)11构成的连通单元，41a是由图19中示出的PMOS(第2基本对)10、NMOS(第2基本对)11构成的顶盖单元，44a、44b是在PMOS(第1基本对)10、NMOS(第1基本对)11的每一个中形成了2个栅电极(第1、第2栅电极)13i～13l的连通单元。
这样，本实施形态10的单元列3b在单元列3b中全部只配置了由没有布线的PMOS10和NMOS11构成的连通单元和顶盖单元。
其次，说明工作情况。
如图30中所示，由于单元列3b中全部配置了连通单元和顶盖单元，故可使从NAND单元31至倒相器32的布线30自由地通过单元列3b。此外，利用顶盖单元对连通单元进行电源供给和接地供给。
此外，即使在产生了设计变更的情况下，也可形成各种逻辑电路。
图31是在图30中示出的单元列3b中对一部分顶盖单元41a、连通单元40a、44b施加布线，形成了逻辑电路的图。在顶盖单元41a中，施加图24中示出的布线，附加并构成了NAND单元。此外，在连通单元40a中，施加图16中示出的布线，附加并构成了倒相器。再者，在连通单元44b中，也施加图24中示出的布线，附加并构成了NAND单元。
如上所述，按照本实施形态10，由于在单元列中只配置了由没有布线的PMOS10和NMOS11构成的连通单元和顶盖单元，故即使产生了设计变更，也可在最适当的部位处形成具有倒相器、AND、NAND、NOR、触发器等各种逻辑电路的标准单元。此外，因为只通过改变接触孔、第1层铝布线、通孔、第2层铝布线就可与设计变更相对应，只变更在LSI制造时使用的曝光用掩模中与上述4个工序有关的掩模即可，故起到可大幅度地减少与曝光用掩模的修正有关的成本和时间的效果。
实施形态11在图30和图31中示出的实施形态10的顶盖单元41a、连通单元40a、44b中，在PMOS和NMOS的每一个中形成了1个至3个栅电极，但也可设置在PMOS和NMOS的每一个中形成了4个以上的栅电极的顶盖单元或连通单元，起到可更容易地形成具有触发器等大规模的逻辑电路的标准单元的效果。
实施形态12图32是示出使用本发明的实施形态12的顶盖单元42和连通单元43、45进行布局设计的例子的结构图，在图中，42a是在图26中示出的PMOS(第2基本对)10、NMOS(第2基本对)11中形成了PMOS侧源布线12、栅电极(第3、第4栅电极)13、共用漏布线14、NMOS侧源布线15、单元电源供给布线16b，单元接地供给布线17b和连接PMOS侧源布线12与栅布线13的布线18c的顶盖单元。因而，该顶盖单元42a构成了CMOS倒相器(准逻辑电路)。
此外，43a～43n是连通单元，内部的结构与顶盖单元43a相同。再者，45a、45b是连通单元，但其内部结构如图33的左侧图中所示，16是单元电源供给布线，17是单元接地供给布线，10是PMOS(第1基本对)，11是NMOS(第1基本对)，12a、12b是PMOS侧源布线，13a、13b是栅电极(第1、第2栅电极)，15是NMOS侧漏布线，18是连接PMOS侧漏布线与NMOS侧源布线的布线，18d、18e是连接PMOS侧和NMOS侧栅电极与PMOS侧源布线的布线。
图34的左侧图是晶体管级的电路图，这样，连通单元45a、45b构成了CMOSNAND(准逻辑电路)。
这样，本实施形态12的单元列3b中，在单元列3b中全部只配置了由预先进行了布线的CMOS倒相器构成的顶盖单元42a和连通单元43a～43n、由预先进行了布线的CMOSNAND构成的连通单元45a、45b。
其次，说明工作情况。
如图32中所示，由于在单元列3b中全部配置了连通单元和顶盖单元，故可使从NAND单元31至倒相器32的布线30自由地通过单元列3b。此外，利用顶盖单元顶盖单元42a对连通单元进行电源供给和接地供给。
此外，即使在产生了设计变更的情况下，也可形成各种逻辑电路。
图35是在图32中示出的单元列3b中改变一部分顶盖单元42a、连通单元43a、45b的布线，形成了逻辑电路的图。在顶盖单元42a中，如图29中所示那样变更布线，附加并构成了倒相器。此外，在连通单元43a中，也同样变更布线，附加并构成了倒相器。再者，在连通单元45b中，也变更布线，附加并构成了NAND单元。
图33示出了该连通单元45b的布线的变更方法。在图中，切断连接PMOS侧和NMOS侧栅电极13a、13b与PMOS侧源布线12a、12b的布线18d、18e，安装连接与PMOS侧和NMOS侧栅电极13a、13b连接的第1层铝布线与第2层铝布线的输入引脚18a、18b。此外，对于连接PMOS侧漏布线与NMOS侧源布线的第1层铝布线的布线18，安装与第2层铝布线连接的输出引脚19。
图34的右侧图是布线变更后的晶体管级的电路图，这样，通过变更布线可附加并构成NAND单元。
如上所述，按照本实施形态12，由于在单元列中只配置了由预先进行了布线的CMOS倒相器构成的顶盖单元和连通单元、由预先进行了布线的CMOSNAND构成的连通单元，故即使产生了设计变更，也可在最适当的部位处形成具有倒相器、AND、NAND、NOR、触发器等各种逻辑电路的标准单元。此外，因为只通过改变第1层铝布线、通孔、第2层铝布线就可与设计变更相对应，由于只变更在LSI制造时使用的曝光用掩模中与上述3个工序有关的掩模即可，故可起到大幅度地减少与曝光用掩模的修正有关的成本和时间的效果。
实施形态13在图32和图35中示出的实施形态12的顶盖单元42a、连通单元43a、45b中，配置了由CMOS倒相器构成的顶盖单元和连通单元、由CMOSNAND构成的连通单元，但不限于CMOS倒相器和CMOSNAND，也可配置具有预先设想的AND、NOR、触发器等各种逻辑电路的顶盖单元或连通单元，起到可容易地适应各种各样的设计变更的效果。
产业上的利用可能性如上所述，因为利用与本发明有关的单元库方式进行布局设计的半导体集成电路装置能灵活地适应制成布局图后的设计变更，故适用于特定用途的少量生产的半导体集成电路装置的设计等。
权利要求
1.一种利用单元库方式进行布局设计的半导体集成电路装置，其特征在于，具备配置了预定的逻辑电路的标准单元；对该标准单元进行电源供给和接地供给的顶盖单元；以及连通单元，该连通单元中形成了由P沟道MOS晶体管形成用的m1(m1是任意的自然数)个第1栅电极、在该第1栅电极的两侧配置的(m1+1)个第1P型扩散层、N沟道MOS晶体管形成用的n1(n1是任意的自然数)个第2栅电极和在该第2栅电极的两侧配置的(n1+1)个第2N型扩散层构成的第1基本对，与上述标准单元和顶盖单元一起构成单元列，并使该单元列的宽度统一。
2.一种利用单元库方式进行布局设计的半导体集成电路装置，其特征在于，具备配置了预定的逻辑电路的标准单元；以及顶盖单元，该顶盖单元中形成了由P沟道MOS晶体管形成用的m2(m2是任意的自然数)个第3栅电极、在该第3栅电极的两侧配置的(m2+1)个第3P型扩散层、N沟道MOS晶体管形成用的n2(n2是任意的自然数)个第4栅电极和在该第4栅电极的两侧配置的(n2+1)个第4N型扩散层构成的第2基本对，与上述标准单元一起构成单元列，对该标准单元进行电源供给和接地供给。
3.如权利要求2中所述的利用单元库方式进行布局设计的半导体集成电路装置，其特征在于在顶盖单元中，预先对第2基本对进行预定的布线，形成了成为所希望的逻辑电路的基础的准逻辑电路。
4.一种利用单元库方式进行布局设计的半导体集成电路装置，其特征在于，具备连通单元，该连通单元中形成了由P沟道MOS晶体管形成用的m1(m1是任意的自然数)个第1栅电极、在该第1栅电极的两侧配置的(m1+1)个第1P型扩散层、N沟道MOS晶体管形成用的n1(n1是任意的自然数)个第2栅电极和在该第2栅电极的两侧配置的(n1+1)个第2N型扩散层构成的第1基本对，该连通单元用于使单元列的宽度统一；以及顶盖单元，该顶盖单元中形成了由P沟道MOS晶体管形成用的m2(m2是任意的自然数)个第3栅电极、在该第3栅电极的两侧配置的(m2+1)个第3P型扩散层、N沟道MOS晶体管形成用的n2(n2是任意的自然数)个第4栅电极和在该第4栅电极的两侧配置的(n2+1)个第4N型扩散层构成的第2基本对，该顶盖单元与上述连通单元一起构成单元列，对该连通单元进行电源供给和接地供给。
5.如权利要求4中所述的利用单元库方式进行布局设计的半导体集成电路装置，其特征在于在连通单元和顶盖单元中，预先对第1和第2基本对进行预定的布线，形成了成为所希望的逻辑电路的基础的准逻辑电路。
6.如权利要求4中所述的利用单元库方式进行布局设计的半导体集成电路装置，其特征在于对连通单元和顶盖单元的至少一部分的第1基本对或第2基本对进行了预定的布线，形成了所希望的逻辑电路。
7.如权利要求5中所述的利用单元库方式进行布局设计的半导体集成电路装置，其特征在于对连通单元和顶盖单元的至少一部分的准逻辑电路进行预定的布线，形成了所希望的逻辑电路。
全文摘要
预先在连通单元(40)及顶盖单元(41)中形成由栅电极(13)和一对P型扩散层(10a、10b)和N型扩散层(11a、11b)构成的基本对。由此,因为即使在制成布局图之后产生了设计变更,也可由上述基本对形成逻辑电路,故可灵活地与设计变更相对应。
文档编号H01L21/82GK1249066SQ97182030
公开日2000年3月29日 申请日期1997年3月11日 优先权日1997年3月11日
发明者冈本泰 申请人:三菱电机株式会社