专利名称：在半导体器件中形成接触塞的方法
技术领域：
本发明涉及一种制造半导体器件的方法，特别涉及一种利用多相选择性CMP工艺形成接触塞的方法。
图1a-1c是展示形成接触塞的现有技术方法的流程图。
参见图1a，提供具有单元阵列区(a)和外围电路区(b)的半导体衬底10。在单元阵列区(a)上形成栅极层12。从半导体衬底10的底部起栅极层12依次包括多晶硅层图形12a、硅化物图形12b和绝缘间隔层12c。在包括栅极层12的半导体衬底10上形成层间绝缘膜14。注意，在淀积时层间绝缘膜14有不平整上表面。即，因为层间绝缘膜14趋于保形，所以层间绝缘膜14的上表面与半导体10上形成的底层结构产生的轮廓仿形。换言之，单元阵列区(a)和外围电路区(b)的表面位置十分不同，产生了巨大的台阶。
参见图1b，穿层间绝缘膜14开出接触孔16，以暴露除栅极层12之外的半导体衬底的上表面。在层间绝缘膜14上淀积导电层18，例如多晶硅层，以过度填充接触孔16。导电层18与底层14产生的形貌仿形。
参见图1c，利用CMP工艺一步去除导电层18即多晶硅层和层间绝缘膜14，从而平面化层间绝缘膜14，并形成接触塞20。
注意到，上述CMP工艺必须使用相对于多晶硅层18和层间绝缘膜14不具有去除选择率的浆料，即具有相同的去除速率，这样一步同时去掉了多晶硅层18和层间绝缘膜14。
然而，上述常规方法有许多问题。具有上述特性的浆料的生产很难，且CMP工艺的结束点也很难控制。
而且，接触孔16不可避免地形成得很深。即，因为单元阵列区(a)的层间绝缘膜14形成得很厚，为CMP工艺提供裕度。
另外，去掉大量层间绝缘膜14和多晶硅层18的一步CMP工艺会使CMP层的平整度和均匀性很差。
通过在外围电路区(b)形成假栅，并平面化层间绝缘膜14可以实现CMP工艺的裕度。然而，假栅对器件有影响，会造成器件电特性的退化。
本发明旨在解决这些问题，本发明的目的是提供一种平面化的多晶硅绝缘体表面。
本发明另一目的是平面化绝缘层。
本发明再一目的是提供利用多相选择性CMP工艺形成接触塞的方法。
通过提供具有第一和第二区的半导体衬底可以实现本发明的上述和其它目的。在第一导电层图形上形成第一导电层图形。在包括第一导电层图形的半导体衬底上形成层间绝缘膜，第二区上的层间绝缘膜的位置低于第一区上的层间绝缘膜的位置。穿过层间绝缘膜开出接触孔，以暴露除第一导电层图形外的半导体衬底和第一导电层图形的部分上表面。在层间绝缘膜上形成第二导电层，过度填充接触孔。对第二导电层进行第一抛光工艺，以暴露第一区上的层间绝缘膜的上表面。利用第二区的第二导电层的其余部分作掩模，平行于第二区的第二导电层下的层间色缘膜的上表面，对第一区上的层间绝缘膜进行第二抛光工艺。对第二导电层进行第三抛光工艺，从而完全去掉第二区上的第二导电层。
根据本发明，对半导体衬底采用分别去掉层间绝缘膜和导电层的多相选择性CMP工艺。
或者，可以分别依次对第一和第二区进行选择性CMP工艺，并且可以重复该工艺，以提供平面化的金属绝缘体表面。
结合以下各附图，本领域的技术人可以理解本发明，清楚本发明的目的。
图1a-1c展示了形成接触塞的现有技术的工艺流程；图2a-2f展示了本发明第一实施例形成接触塞的新颖方法的工艺流程；及图3a-3f展示了本发明第二实施例形成接触塞的新颖方法的工艺流程。
下面将结合附图2和3说明本发明的优选实施例。
参见图2，提供具有单元阵列区(a)和外围电路区(b)的半导体衬底100。在单元阵列区(a)上形成栅极层102。从半导体衬底100底部起，栅极层102依次包括多晶硅层图形102a、硅化物层图形102b和绝缘间隔层102c。在包括栅极层102的半导体衬底100上形成层间绝缘膜104。注意，淀积时层间绝缘膜104有不平整的上表面。即，因为层间绝缘膜104趋于保形，所以层间绝缘膜104的上表面与半导体100上形成的底层结构产生的轮廓仿形。换言之，单元阵列区(a)和外围电路区(b)的表面位置十分不同，产生了巨大的台阶。
形成的层间绝缘膜104例如可以是SiO2层、USG层、BPSG层、PSG(磷硅玻璃)、SiN(氮化硅)层、SiON(氧氮化硅层)、SOG(旋涂玻璃)、FOX(可流动氧化物)层、绝缘聚合物及这些膜的复合层。SiO2层通过例如LPCVD(低压化学汽相淀积)、PECVD(等离子增强化学汽相)及HDP(高密度等离子体)等常规方法形成。
参见图2b，穿过单元阵列区(a)的层间绝缘膜104开出接触孔106，以暴露除栅极层102外的部分半导体衬底100。在层间绝缘膜104上淀积导电层108，以过度填充接触孔106。导电层108与底层104产生的形貌仿形。导电层108包括例如W(钨)、Cu(铜)、Al(铝)等金属层，如WSi、Al-Cu、Al-Cu-Si等金属合金，和如多晶硅等非金属导电材料。本发明的该实施例中用多晶硅层作导电层108。
以下的顺序工艺是本发明的关键。参见图2c，对半导体衬底100进行第一选择性CMP工艺，从而去掉单元阵列区(a)的多晶硅层108，直到单元阵列区(a)的层间绝缘膜104的上表面为止。该CMP工艺采用对多晶硅有选择性的廉价浆料。由于摩擦力增大，单元阵列区(a)的层间绝缘膜104用作腐蚀停止层，当单元阵列区(a)的层间绝缘膜104暴露后，表示工艺的结束点。另一方面，外围电路区(b)的多晶硅层108仍存在。
参见图2d，对半导体衬底100进行第二选择性CMP工艺，平行于外围电路区(b)的层间绝缘膜104的上表面去掉单元阵列区(a)的层间绝缘膜104。
此时，稍腐蚀接触孔106中的多晶硅层108及单元阵列区(a)的层间绝缘膜104，从而形成平整的多晶硅-绝缘体层。
对层间绝缘膜104进行的第二CMP工艺使用对层间绝缘膜104有选择性的廉价浆料。注意，因为外围电路区(b)的层间绝缘膜104被其余多晶硅层108掩蔽，所以该部分层间绝缘膜104没有去除。因此，与常规方法相比，可以尽可能薄地形成层间绝缘膜104。
参见图2e，对半导体衬底100进行第三选择性CMP，选择性去掉其余多晶硅层108，暴露其下的层间绝缘层104的表面、第三CMP工艺使用对多晶硅层108有选择性即相对于层间绝缘膜104有高去除选择率的廉价浆料。
对层间绝缘膜104进行第四CMP工艺或抛光工艺，消除单元阵列区(a)和外围电路区(b)间的细小台阶覆盖，从而形成平面化的多晶硅-绝缘体层，即平整的接触塞110和平整的层间绝缘膜104，如图2f所示。
或者，在进行了第一CMP工艺后，如图2c所示，再重复进行对单元阵列区(a)的层间绝缘膜104的绝缘层选择性CMP工艺和对外围电路区(b)的多晶硅层108的多晶选择性CMP工艺，从而平面化层间绝缘膜104的表面。
此时可以用打磨工艺(buffing process)代替最后一步CMP工艺。
上述CMP工艺可以利用至少具有两个磨板的多相CMP设备一步完成。在多相CMP设备具有两个磨板时，一个用于去掉多晶硅，另一个用于去掉层间绝缘膜。在四个磨板的情况下，可以按多晶CMP-绝缘层CMP-多晶CMP-绝缘层CMP顺序进行抛光工艺，浆料类型可以根据多晶CMP工艺是哪一步改变。
根据上述方法，由于多相选择性CMP工艺的缘故，容易控制CMP工艺，高选择性多晶硅CMP可以为CMP裕度提供足够的时间。
图3a-3f展示了本发明第二实施例形成接触塞的新颖方法的工艺流程。
参见图3a，在半导体衬底200上形成金属线图形202。在包括金属线图形202的半导体衬底200上形成层间绝缘膜204。形成的层间绝缘膜204例如可以是SiO2层、USG层、BPSG层、PSG(磷硅玻璃)、SiN(氮化硅)层、SiON(氧氮化硅层)、SOG(旋涂玻璃)、FOX(可流动氧化物)层、绝缘聚合物及这些膜的复合层。SiO2层通过例如LPCVD(低压化学汽相淀积)、PECVD(等离子增强化学汽相)及HDP(高密度等离子体)等常规方法形成。层间绝缘膜204的上表面与底层结构(即金属线图形)产生的轮廓仿形，因而具有不整表面。换言之，其下预先形成有金属线图形202的区域(c)和其下没有形成金属线图形的区域(d)的表面位置十分不同，产生了巨大的台阶。
参见图3b，穿过层间绝缘膜204开出通孔206，以暴露金属线图形202的上表面。在层间绝缘膜204上淀积导电层208，以过度填充接触孔206。导电层208包括例如W(钨)、Cu(铜)、Al(铝)等金属层，如WSi、Al-Cu、Al-Cu-Si等金属合金，和如多晶硅等非金属导电材料。本发明的该实施例中用钨作导电层108。
参见图3c，对钨层208进行第一选择性CMP工艺，直到暴露其下具有金属线图形202的区域(c)的层间绝缘膜204的上表面为止。第一钨CMP使用对钨有高选择性的廉价浆料。另一方面，在其下没形成金属线图形的区域，例如在区域(d)，钨层仍存在。
参见图3d，通过第二选择性CMP工艺去掉第一CMP工艺暴露出的那部分层间绝缘膜204。第二绝缘层CMP工艺使用对绝缘层有高选择性的廉价浆料，并利用其余钨层208作CMP掩模。由于多相选择性CMP工艺的缘故，可以尽可能薄地形成层间绝缘膜204。
参见图3e，通过第三选择性CMP工艺，选择性去掉其余钨层208，暴露其下层间绝缘膜204的表面。第三选择性CMP工艺使用对钨有高选择性的廉价浆料。
对层间绝缘膜204进行第四CMP工艺，从而形成平面化的金属-绝缘体层，即，平整的通孔接触塞210和平整的层间绝缘膜204，如图3f所示。
或者，在第一CMP工艺后，如图3c所示，再重复进行绝缘层选择性CMP和钨选择性CMP，以平面化层间绝缘膜204的表面。此时，可以用打磨工艺代替最后一步CMP工艺。
以与上述本发明第一实施例相同的方式，上述CMP工艺可以利用至少具有两个磨板的多相CMP设备一步完成。
根据本发明第二实施例，不必为其下没形成金属线图形的区域中的层间绝缘膜的初始平面化而形成假栅极层或假金属线图形。
尽管结合优选实施例具体展示和说明了本发明，但本领域的技术人员应该理解，在不背离本发明实质和范围的情况下，可以作出各种形式上和细节上的变化。
权利要求
1．一种在半导体器件中形成接触塞的方法，包括以下步骤提供具有第一和第二区的半导体衬底；在所说第一导电层图形上形成第一导电层图形；在包括所说第一导电层图形的所说半导体衬底上形成层间绝缘膜，第二区上的所说层间绝缘膜的位置低于第一区上的所说层间绝缘膜的位置；穿过所说层间绝缘膜开出接触孔，以暴露除所说第一导电层图形外的所说半导体衬底和所说第一导电层图形的部分上表面；在所说层间绝缘膜上形成第二导电层，以过度填充所说接触孔；对所说第二导电层进行第一抛光，以暴露所说第一区上的所说层间绝缘膜的上表面；利用所说第二区的所说第二导电层的其余部分作掩模，在平行于所说第二区的所说第二导电层下的所说层间色缘膜的上表面的位置，对所说第一区上的所说层间绝缘膜进行第二抛光；对所说第二导电层进行第三抛光，从而完全去掉所说第二区上的所说第二导电层。
2．如权利要求1所述的方法，其中所说层间绝缘膜至少选择由SiO2、USG、BPSG、SiN、SiON、SOG、FOX、绝缘聚合物层构成的组中的一种。
3．如权利要求1所述的方法，其中所说第二导电层至少选择由W、Cu、Al、W-Si、Al-Cu、Al-Cu-Si和多晶硅层构成的组中的一种。
4．如权利要求1所述的方法，其中所说各抛光步骤利用至少包括两个或更多磨板的CMP设备完成。
5．如权利要求1所述的方法，还包括对所说第一和第二区上的所说层间绝缘膜进行抛光。
6．如权利要求1所述的方法，还包括对所说第一和第二区上的所说层间绝缘膜进行打磨。
7．一种在半导体器件中形成接触塞的方法，包括以下步骤提供具有第一和第二区的半导体衬底；在所说第一导电层图形上形成第一导电层图形；在包括所说第一导电层图形的所说半导体衬底上形成层间绝缘膜，第二区上的所说层间绝缘膜的位置低于第一区上的所说层间绝缘膜的位置；穿过所说层间绝缘膜开出接触孔，以暴露除所说第一导电层图形外的所说半导体衬底和所说第一导电层图形的部分上表面；在所说层间绝缘膜上形成第二导电层，以过度填充所说接触孔；对所说第二导电层进行第一抛光，以暴露所说第一区上的所说层间绝缘膜的上表面；利用所说第二区的所说第二导电层的其余部分作掩模，对所说第一区上的所说层间绝缘膜进行第二抛光；对所说第二区的所说第二导电层进行第三抛光，其中再重复所说第二和第三抛光，从而形成平整的层间绝缘膜。
8．如权利要求7所述的方法，其中所说层间绝缘膜至少选择由SiO2、USG、BSG、SiN、SiON、SOG、FOX绝缘聚合物层构成的组中的一种。
9．如权利要求7所述的方法，其中所说第二导电层至少选择由W、Cu、Al、WSi、Al-Cu、Al-Cu-Si和多晶硅层构成的组中的一种。
10．如权利要求7所述的方法，其中所说各抛光步骤利用至少包括两个或更多磨板的CMP设备完成。
全文摘要
采用多步选择性抛光技术在半导体器件中形成接触塞的方法,选择性去掉层间绝缘膜和导电层,从而使CMP层的平整度和均匀性提高。该方法包括在具有多个扩散层和导电层的半导体衬底上形成层间绝缘膜。在淀积时层间绝缘膜具有不平整的上表面,其轮廓与形成于半导体衬底上的底层产生轮廓仿形。穿过层间绝缘膜开出接触孔,以暴露导电层的上表面或除导电层外的半导体衬底、在所得结构上淀积第二导电层。对所得结构进行多次选择性抛光是本发明的关键步骤。
文档编号H01L21/302GK1211066SQ9811749
公开日1999年3月17日 申请日期1998年9月8日 优先权日1997年9月8日
发明者尹普彦, 丁寅权 申请人:三星电子株式会社