用来加速cmos处理器的spaser的制作方法
【专利说明】
[0001] 相关申请的交叉引用 本申请要求标题为 "Spasers to speed up c-MOS processors hundredfold" 并且以 Mark Stockman的名义在2013年4月12日提交的美国临时申请号61/811，399和标题为 "Transistor Pair with Spaser-Driven Interconnect'，并且以 Mark Stockman 的名义在 2013年4月26日提交的美国临时申请号61/816, 387的优先权，每个申请的全部内容通过 引用被结合在本文中。
[0002] 本申请与标题为"Method for Surface Plasmon Amplification by Stimulated Emission of Radiation (SPASER) "并且以Mark L. Stockman和David J. Bergman 的名义 在2009年4月30日提交的美国专利号8, 017, 406相关，所述美国专利号8, 017, 406是标题 为"Surface Plasmon Amplification by Stimulated Emission of Radiation (SPASER) '， 并且以Mark L. Stockman和David J. Bergman的名义在2004年I月5日提交的美国专 利号7, 569, 188的分案，所述美国专利号7, 569, 188要求在2003年1月3日提交的美国临 时专利申请号60/437, 760的权益和优先权，每个专利通过引用被整体地结合在本文中。
[0003] 政府许可权声明 依据由美国能源部授予的授权号DE-FG02-01ER15213和DE-FG02-11ER46789的条款所 规定的，美国政府可以具有本发明中的某些权利。
技术领域
[0004] 本公开一般涉及半导体和等离子体器件的领域，并且更具体地涉及用于提高CMOS 处理器的操作速度和能量效率的表面等离子体激元的受激福射放大（surface plasmon amplification by stimulated emission of radiation)。
【背景技术】
[0005] 在传统的处理器中，虽然形成处理器的主要部分的晶体管(例如金属-氧化物半 导体场效应晶体管（MOSFET))以高达它们的截止频率（f eutoff)的极限的速度工作，但是处 理器本身比晶体管工作得明显更慢(例如典型地慢两个量级)。例如，处理器中的晶体管 (MOSFET)的操作速度是近似100-300 GHz，而处理器的操作速度（时钟速率）是大约或低于 3 GHz。尽管每两年产生新一代的晶体管和处理器(到目前为止遵循摩尔定律)，但是处理器 的速度比形成处理器的下面的晶体管的操作速度继续保持明显更慢。
[0006] 传统的处理器100的更慢的操作速度能够归因于如图IB中图解的占据处理器体 积的大部分的金属互连导线108。进一步，如在图IA中图解的那样，传统的处理器建立在其 中一个晶体管的驱动(输出）电流静电地对互连导线和互补晶体管的栅极充电的COMS技术 上。特别地，图IA图解包括第一晶体管102的处理器100的示例晶体管对的配置，所述第 一晶体管102对互连铜导线106静电充电，所述互连铜导线106又对第二晶体管104的栅 极充电。处理器中的互连导线的这个静电充电至少由于互连导线的电阻（R)和电容（C)的 效应而限制处理器速度。特别地，互连导线的电阻和电容将最大可获得的处理器速度限定 为f=l/RC。因此，通过使用如在等式1中示出的电阻和电容的标准表达式、如在等式2中示 出的最大可获得的处理器速度的标准表达式并且将实际值代入等式1和等式2的参数，能 够观察到最大可获得的处理器速度比固有晶体管速度L utoff慢得多。
[0007] 例如，在以上提到的等式1中，作为互连导线长度的L能够被实际设置为1mm，作 为互连导线的它的半径的'a'能够被实际设置为10nm，ε ~ 8是处理器中的周围材料的介 电常数(硅（11.9)和二氧化硅（3.9)的平均介电常数）以及6 X IO7MhoAi是铜的电 导率。在以上提供的每个参数的值的基础上，能够推导出最大可获得的处理器速度为2. 4 GHz，这接近于真实处理器的最大可获得的处理器速度[Pasricha, S.与Dutt, Ν. Communication Architectures: System on Chip Interconnect (Morgan Kaufmann, 2008)]并且比近似为100-300 GHz的固有晶体管速度小两个量级。
[0008] 进一步，现在，因为f_ff>> fRC，传统处理器的速度不由最大晶体管速度（即晶体 管的截止频率f;utoff)限定，这使截止频率对于限定处理器速度而言是无关的。相反地，技术 描述基于晶体管的输出或驱动电流限定处理器速度，即Id ~ ?μΑ每nm的晶体管的栅极宽 度，这对于典型的 30 nm栅极得出 Id ~ 30 μΑ [Packan, P.等>1 High performance 32 nm logic technology featuring 2nd generation high-k + metal gate transistors, in: 2009 IEEE International Electron Devices Meeting (IEDM) \ 4的。瑕薄]电流1 可以限定处理器速度，因为下面的晶体管的驱动电流将互连导线充电到电势差AU ~0. 25 V，这是控制处理器中（例如其中晶体管成对工作的处理器中）的优化（comp I imentary )晶体 管所需要的。这将处理器的最大速度限制到[Krausz, F.与Stockman, M. I. Attosecond metrology: from electron capture to future signal processing. Photonics doi: 10.1038/nphoton. 2014. 28 (2014)]： Cx = Id/(C AU) ~ 3 GHz, (3) 这接近于当代处理器的最大真实处理器速度[Pasricha, S.与Dutt, N. Communication Architectures: System on Chip Interconnect (Morgan Kaufmann, 2008)]〇
[0009] 处理器速度的例如以相对于晶体管速度f_ff的两个量级的明显减速导致处理器 的能量效率以相同的因数的同量下降。进一步，处理器的能量效率的下降也能够归因于当 晶体管切换时储存在互连导线中的静电能量被浪费的事实，因为仅仅储存在（比导线的电 容）更小量级的晶体管(例如，MOSFET )的栅极电容中的能量是有用的（因为它限定驱动电流 并且从而限定晶体管和处理器功能性)。结果，传统的处理器每个操作具有高的热产生。因 此，存在对能够克服以上提到的缺点并且提高传统处理器的操作速度的技术的需要。
【发明内容】
[0010] 本公开通过表面等离子体激元的受激辐射放大能够解决以上描述的需要并且提 高CMOS处理器的操作速度。在讨论涉及用于通过表面等离子体激元的受激辐射放大提高 COMS处理器的操作效率的方法和系统的实施例之前，它可以协助读者在后面的段落中以术 语的一般描述的方式理解在本文中使用的各种术语。
[0011] 基于表面等离子体激元的受激辐射放大活动发射表面等离子体激元的器件可以 被称为'Sp