N型掺杂区103。这里所言的背照式CIS像素单元尺寸一般小于1.4um，而深P型隔离阱102由硼等P导电类型的掺杂材料掺杂形成，深P型隔离阱102的纵向物理深度大约2.5um至大约3.5um的范围内，注入离子能量在大约900KeV至大约1300KeV的范围内，在注入离子形成深P型隔离阱102的阶段所需要的离子注入阻挡掩膜层的物理厚度要求达到大约3.2um至大约4.5um，而形成深P型隔离阱102的离子掺杂浓度在大约11Vcm3至大约10 1Vcm3的范围内。根据背照式CIS的制造工艺，图中未显示出来的硅衬底在晶背减薄工艺(例如衬底背部执行化学机械研磨CMP)中被去除，但保留了部分外延层101。图3A-3D示出了利用双向离子注入工艺形成背照式CIS像素区深P型隔离阱方法过程示意图。
[0030]参见图3A所示，使用正面离子注入工艺形成前端部分P型隔离阱102F(在本发明的上下文中可定义为第一 P型隔离阱)之后，背照式CIS像素晶圆的截面示意图。前端部分P型隔离阱102F的纵向物理深度在大约1.25um至大约1.75um的范围内，它在离子注入步骤中需要的注入离子能量大约在450KeV至大约650KeV的范围内，所需要的离子注入阻挡掩膜层的物理厚度降低至大约1.6um至大约2.2um,而形成前端部分P型隔离阱102F的离子掺杂浓度按照深P型隔离阱的浓度要求在大约11Vcm3至大约10 1Vcm3的范围内。和上文要求的深P型隔离阱102的纵向物理深度大约2.5um至大约3.5um的范围相比，前端部分P型隔离阱102F的纵向物理深度在大约1.25um至大约1.75um的范围，这里较低的P型隔离阱102F注入深度要求，能有效降低深P型隔离阱形成过程中光刻胶的深宽比和注入离子束能量的要求，可克服传统深P型隔离阱形成工艺过程中所遭遇的超高深宽比，导致光刻胶倒塌等光刻工艺极限问题，同时有效避免过高的注入离子能量对晶格造成损伤而导致的缺陷。
[0031]除了像素区结构单元外，背照式CIS像素晶圆包括重掺杂的P型衬底100以及轻掺杂的P型外延层101和后端介电层104以及联接像素单元器件的金属互连层105，金属互连层105叠加在后端介电层104上方。并且金属互连层105带有的金属布线(例如金属铜的互联线)用于与各个晶体管的电极互连，而且金属互连层105也还带有一层或多层的绝缘层用于包覆住和绝缘各个不同层次的金属布线，金属布线均内嵌在它的绝缘层中。具体而言，重掺杂的P型衬底100可以由硅、锗、和绝缘体上硅等材质构成，重掺杂的P型半导体衬底掺杂浓度在大约1isVcm3至大约10 1Vcm3的范围内。轻掺杂的P型外延层102生长在重掺杂的P型衬底100上，轻掺杂P型外延层物理厚度为大约4.5um至大约6.5um的范围内，掺杂浓度在大约11Vcm3至大约10 lfVcm3的范围内。平坦化的介电层104—般由LOW-K的低K介电材料(如黑钻石(BD)、氟化硅酸盐玻璃(FSG)、硅酸磷玻璃(PSG)等)形成，其一般采用化学汽相沉积法(CVD)或者是物理气相沉积法(PVD)等沉积技术手段形成。金属互连层105通常可以通过铜大马士革工艺制造而成，应用于金属互连层105的像素硅片的铜金属层一般为2?5层。
[0032]参见图3B所不，完成晶圆键合(Wafer Bonding)及像素晶圆背面减薄工艺之后背照式CIS晶圆的截面示意图。在本发明中，为了实现键合，完成了金属互连层后的像素晶圆可通过粘附接合、低温氧化物共价键结合、界面合金化结合等各种可选的手段，使得背照式CIS晶圆与载体晶圆106键合在一起。例如载体晶圆106键合在金属互连层105的一个裸露上表面。载体晶圆106的材质可以为硅或玻璃等，它能提供足够的机械键合强度，来满足后续减薄工艺的研磨剪切作用力。
[0033]根据背照式CIS的制造工艺，需要对衬底进行减薄，直至轻掺杂的P型外延层101暴露出来为止。更具体地，轻掺杂P型外延层101的背面厚度需要被减薄到大约3.5um至大约4um。晶圆减薄可采用物理化学机械研磨结合高选择性的化学腐蚀实现。
[0034]参见图3C所示，为在背照式CIS晶圆背面形成阻挡掩膜层并执行P型隔离阱背面离子注入工艺的示意图。具体的在减薄P型外延层101的背面涂覆光阻层107的物理厚度在大约1.6um至大约2.2um，显影工艺后所阻挡掩膜层的最大深宽比低于3.0um。形成延伸的P型隔离阱102B (在本发明的上下文中可定义为第二 P型隔离阱)的背面离子注入工艺中，P型隔离阱102B的纵向物理深度也在大约1.25um至大约1.75um的范围内，注入离子能量也在大约450KeV至大约650KeV的范围内，掺杂浓度也在大约11Vcm3至大约10 1Vcm3的范围内。
[0035]参见图3D所示，为完成了 P型隔离阱双向离子注入工艺之后背照式CIS像素晶圆的截面示意图。在完成P型隔离阱背面离子注入工艺后，利用氧等离子灰化结合化学湿发清洗等手段，去除P型外延层101背面残余的阻挡掩膜层107，便获得具有所需的深P型隔离阱的背照式CIS像素晶圆。使用正面离子注入工艺形成前端部分P型隔离阱102F和晶圆减薄后背面离子注入工艺形成的延伸的P型隔离阱102B相互接触成一体化结构，便共同构成了所需的一个深P型隔离阱。载体晶圆106可以在完成背部减薄研磨后移除掉，也可以在完成延伸的P型隔离阱102B的注入后再剥离掉。
[0036]综上所述，本发明所提出的一种优化的背照式CIS像素区深P型隔离阱形成方法，通过利用双向离子注入工艺共同形成所需的深P型隔离阱，从工艺集成角度对传统深P型隔离阱的直接式注入形成过程进行拆分组合，有效降低深P型隔离阱形成过程中光刻胶的深宽比和注入离子束能量的要求，能有效克服传统深P型隔离阱形层工艺过程中所遭遇的超高深宽比，导致光刻胶倒塌等光刻工艺极限问题，从而提高硅片的可加工性，降低工艺缺陷，使其满足的稳定量产工艺的要求。
[0037]以上，通过说明和附图，给出了【具体实施方式】的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
【主权项】
1.一种优化的背照式CIS像素区深P型隔离阱的制备方法，其特征在于，利用正面离子注入工艺形成第一 P型隔离阱，和在晶圆背面减薄后利用晶圆背面离子注入工艺形成第二P型隔离讲，藉由相接触的第一、第二 P型隔离阱构成所需的深P型隔离讲，包括以下步骤: 步骤S1:提供P型的半导体衬底，在所述半导体衬底上生长P型的外延层； 步骤S2:使用正面离子注入工艺在所述外延层中进行离子注入，以形成所述外延层正面一侧的用于定义像素单元有源区的第一 P型隔离阱； 步骤S3:在所述像素单元有源区及所述第一 P型隔离阱上方形成介电层及后端金属互连层，以获得像素晶圆； 步骤S4:将所述像素晶圆与一个载体晶圆执行晶圆键合，并且载体晶圆被键合在后端金属互连层上，之后在像素晶圆背面进行减薄工艺，减薄研磨所述半导体衬底，以暴露出所述外延层的背面； 步骤S5:于减薄后的所述外延层的背面涂覆光阻层，利用光刻曝光显影工艺形成阻挡掩膜层，并执行背面离子注入工艺，在所述外延层的背面的一侧形成与第一 P型隔离阱对准的第二P型隔离阱； 步骤S6:去除所述外延层背面残余的阻挡掩膜层，获得具有所需的深P型隔离阱的背照式CIS像素晶圆。2.根据权利要求1所述的一种优化的背照式CIS像素区深P型隔离阱的制备方法，其特征在于，背照式CIS像素区的像素单元的尺寸小于1.4um。3.根据权利要求1所述的一种优化的背照式CIS像素区深P型隔离阱的制备方法，其特征在于，所述的深P型隔离阱由P型掺杂材料形成，它的纵向物理深度为2.5um至3.5um的范围内，注入离子能量在900KeV至1300KeV的范围内，所需的阻挡掩膜层的物理厚度在3.2um至4.5um的范围内，所述深P型隔离讲的掺杂浓度在11Vcm3至10 1Vcm3的范围内。4.根据权利要求1所述的一种优化的背照式CIS像素区深P型隔离阱的制备方法，其特征在于，P型的所述半导体衬底的掺杂浓度在1isVcm3至10 1Vcm3的范围内，P型的所述外延层的物理厚度为4.5um至6.5um的范围内，所述外延层的掺杂浓度在1015/cm3至10 16/cm3的范围内。5.根据权利要求1所述的一种优化的背照式CIS像素区深P型隔离阱的制备方法，其特征在于，所述第一 P型隔离阱的纵向物理深度在1.25um至1.75um的范围内，注入离子能量在450KeV至650KeV的范围内，所需的阻挡掩膜层的物理厚度在1.6um至2.2um的范围内，所述第一 P型隔离阱的掺杂浓度在lO^/cm3至10 1Vcm3的范围内。6.根据权利要求1所述的一种优化的背照式CIS像素区深P型隔离阱的制备方法，其特征在于，所述外延层的背面厚度被减薄到3.5um至4um。7.根据权利要求1所述的一种优化的背照式CIS像素区深P型隔离阱的制备方法，其特征在于，减薄后的所述外延层背面涂覆的光阻层的物理厚度在1.6um至2.2um，显影工艺后所需的阻挡掩膜层的最大深宽比低于3.0um。8.根据权利要求1所述的一种优化的背照式CIS像素区深P型隔离阱的制备方法，其特征在于，在所述第二 P型隔离阱的背面离子注入工艺中，第二 P型隔离阱的纵向物理深度在1.25um至1.75um的范围内，注入离子能量在450KeV至650KeV的范围内，掺杂浓度在11Vcm3至10 1Vcm3的范围内。
【专利摘要】本发明主要是关于半导体领域的图像传感器装置，旨在提供了一种优化的背照式CIS像素区深P型隔离阱的制备方法，先在晶圆正面形成第一深P型隔离阱，然后在晶圆背面形成第二深P型隔离阱，该两者结合起来作为整体的深P型隔离阱。有效降低深P型隔离阱形成过程中光刻胶的深宽比和注入离子束能量的要求，克服传统深P型隔离阱形层工艺过程中所遭遇的超高深宽比，导致光刻胶倒塌等光刻工艺极限问题，从而提高硅片的可加工性，降低工艺缺陷，使其满足的稳定量产工艺的要求。
【IPC分类】H01L27/146, H01L21/265
【公开号】CN105206639
【申请号】CN201510608936
【发明人】张磊, 姬峰, 陈昊瑜
【申请人】上海华力微电子有限公司
【公开日】2015年12月30日
【申请日】2015年9月22日