用于后段(beol)互连的减数法自对准过孔和插塞图案化的制作方法
【技术领域】
[0001]本发明的实施例属于半导体结构和处理的领域，并且具体来说，属于用于后段(BE0L)互连的自对准过孔和插塞图案化的领域。
【背景技术】
[0002]在过去的几十年里，集成电路中的特征的缩放已经成为日益增长的半导体产业背后的驱动力。缩放至越来越小的特征实现了半导体芯片的有限基板面(real estate)上的功能单元的密度增大。例如，缩小的晶体管尺寸允许在芯片上含有更大数量的存储器或逻辑器件，从而为产品的制作提供增大的容量。然而，对不断增大的容量的驱动并不是没有问题的。对每个器件的性能进行优化的必要性变得越来越重要。
[0003]集成电路通常包括导电的微电子结构(在本领域中公知为过孔)，以将过孔上方的金属线或其它互连电连接到过孔下方的金属线或其它互连。通常通过光刻工艺形成过孔。代表性地，光致抗蚀剂层可以旋涂在电介质层之上，可以通过图案化掩模使光致抗蚀剂层暴露于图案化的光化辐射，并且随后，可以对暴露的层进行显影以在光致抗蚀剂层中形成开口。接下来，可以通过使用光致抗蚀剂层中的开口作为蚀刻掩模来在电介质层中蚀刻用于过孔的开口。该开口被称为过孔开口。最后，可以用一种或多种金属或其它导电材料来填充过孔开口以形成过孔。
[0004]过去，过孔的大小和间隔已经逐步减小，并且预期在将来，对于至少一些类型的集成电路(例如，高级微处理器、芯片组部件、图形芯片等)，过孔的大小和间隔将持续逐步减小。过孔大小的一个量度是过孔开口的临界尺寸。过孔间隔的一个量度是过孔间距。过孔间距表示最接近的相邻过孔之间的中心到中心的距离。
[0005]当通过这种光刻工艺来将具有极小间距的极小过孔图案化时，它们本身呈现了若干挑战，尤其是在间距约为70纳米(nm)或更小和/或过孔开口的临界尺寸约为35nm或更小时。一个这种挑战是过孔与上层互连之间的重叠、以及过孔与下层的着陆互连(landinginterconnect)之间的重叠通常需要被控制为过孔间距的四分之一的数量级上的高容差。随着过孔间距随着时间的推移而不断缩小，重叠容差趋向于随之以比光刻设备能够保持的速率更大的速率进行缩放。
[0006]另一个这种挑战是过孔开口的临界尺寸通常趋向于比光刻扫描仪的分辨能力更快地缩放。存在用于缩小过孔开口的临界尺寸的缩小技术。然而，缩小的量趋向于受到最小过孔间距以及缩小工艺的能力的限制，以充分地达到光学邻近校正(0PC)中性线，并且不会显著损害线宽粗糙度(LWR)和/或临界尺寸一致性(CDU)。
[0007]又一个这种挑战是光致抗蚀剂的LWR和/或⑶U特性通常需要随着过孔开口的临近尺寸的减小而提高，以保持临界尺寸预算的相同的整体分数。然而，当前，大部分光致抗蚀剂的LWR和/或CDU特性并不像过孔开口的临界尺寸减小那样迅速地提高。
[0008]再一个这种挑战是极小的过孔间距通常趋向于甚至低于极紫外线(EUV)光刻扫描仪的分辨能力。因此，通常可以使用两个、三个、或者更多不同的光刻掩模，而这趋向于增加成本。在某一时刻，如果间距持续减小，那么即使利用多个掩模也不可能使用EUV扫描仪来打印用于这些极小间距的过孔开口。
[0009]因此，过孔制造技术领域需要改进。
【附图说明】
[0010]图1A-1N示出了根据本发明的实施例的表示减数法自对准过孔和插塞图案化的方法中的各种操作的集成电路层的部分，其中:
[0011]图1A示出了在深金属线制作之后的用于减数法过孔和插塞工艺的初始点结构；
[0012]图1B示出了在使金属线凹陷之后的图1A的结构；
[0013]图1C示出了在凹陷的金属线的凹陷区域中的硬掩模填充之后的图1B的结构；
[0014]图1D示出了在将硬掩模层沉积并图案化之后的图1C的结构；
[0015]图1E示出了在使用图1D的硬掩模的图案来限定的沟槽形成之后的图1D的结构；
[0016]图1F示出了在图1E的沟槽中形成ILD并去除第二硬掩模之后的图1E的结构；
[0017]图1G示出了在去除占据所有可能的过孔位置的硬掩模层的剩余部分之后的图1F的结构；
[0018]图1H示出了在所有可能的过孔位置中形成光桶(photobucket)之后的图1G的结构；
[0019]图1I示出了在过孔位置选择之后的图1H的结构；
[0020]图1J示出了在图11的开口中的硬掩模填充之后的图11的结构；
[0021]图1K示出了在去除插塞帽状层并形成第二多个光桶之后的图1J的结构；
[0022]图1L示出了在插塞位置选择之后的图1K的结构；
[0023 ]图1M示出了在去除图1L的硬掩模层之后的图1L的结构；以及
[0024]图1N示出了在金属线和过孔形成之后的图1M的结构。
[0025]图2A-图2D示出了根据本发明的另一个实施例的表示减数法自对准插塞图案化的方法中的各种操作的集成电路层的部分，其中:
[0026]图2A示出了起始的插塞栅格的平面图和相对应的截面图；
[0027]图2B示出了在光桶填充、曝光和显影之后的图2A的结构的平面图和相对应的截面图；
[0028]图2C示出了在插塞形成之后的图2B的结构的平面图和相对应的截面图；以及
[0029]图2D示出了在去除硬掩模层和剩余的光桶之后的图2C的结构的平面图和对应的截面图。
[0030]图3示出了根据本发明的一个实施方式的计算设备。
【具体实施方式】
[0031]描述了用于后段(BE0L)互连的减数法自对准过孔和插塞图案化。在以下描述中，阐述了诸如具体集成和材料机制等大量具体细节，以提供对本发明的实施例的透彻理解。对本领域技术人员来说将显而易见的是，可以在没有这些具体细节的情况下实施本发明的实施例。在其它实例中，并没有详细描述诸如集成电路设计布局等公知的特征以免不必要地使本发明的实施例难以理解。此外，要理解的是，附图中所示的各个实施例是说明性的表示并且不必按比例绘制。
[0032]本文中所描述的一个或多个实施例针对用于自对准过孔和插塞图案化的减数方法，以及根据该方法所产生的结构。在实施例中，本文中所描述的工艺使得能够实现后段特征制作的自对准金属化。可以通过本文中所描述的一种或多种方法来解决针对下一代过孔和插塞图案化所预期的重叠问题。
[0033]为了提供背景，用于过孔的当前制作技术涉及“盲”工艺，其中，在远远位于ILD沟槽上方的叠置体中将过孔开口图案化。随后将过孔开口图案向下深深地蚀刻到沟槽中。重叠误差累积并可能导致各种问题，例如，到相邻金属线的短路。在示例中，在小于大约50纳米间距处的特征的图案化和对准需要许多刻线和临界对准策略，这些刻线和临界对准策略在其它情况下对于半导体制造工艺而言是极其昂贵的。在实施例中，相比之下，本文中所描述的方法实现了自对准插塞和/或过孔的制作，从而极大地简化了重叠误差网，并只留下一个临界重叠步骤(Mx+1格栅)。
[0034]一般而言，本文中所描述的一个或多个实施例包含使用减数法来使用已蚀刻的沟槽来预先形成每个过孔和插塞。随后使用附加的操作来选择保持这些过孔和插塞中的哪些过孔和插塞。可以使用“光桶”来例示这些操作，尽管也可以使用更常规的抗蚀剂暴露和ILD回填方法来执行选择工艺。
[0035]更具体来说，一个或多个实施例针对采用减数技术来形成金属之间的导电过孔和非导电空间或中断(被称为“插塞”)的方法。通过定义，过孔用于着陆在先前层金属图案上。在这方面，本文中所描述的实施例实现了更鲁棒的互连制作方案，因为不再依赖于通过光刻设备的对准。这种互连制作方案可以用于节约许多对准/曝光，可以用于改进电接触(例如，通过减小过孔电阻)，并且可以用于减少总的工艺操作和用于使用常规方法使这些特征图案化而另外所需的处理时间。
[0036]图1A-图1N示出了根据本发明的实施例的表示减数法自对准过孔和插塞图案化的方法中的各操作的集成电路层的部分。在每个所描述的操作处的每个图示中，提供了倾斜的三维截面视图。
[0037]图1A示出了根据本发明的实施例的在深金属线制作之后的用于减数法过孔和插塞工艺的起始点结构100。参考图1A，结构100包括具有介于中间的层间电介质(ILD)线104的金属线102<JLD线104包括插塞帽状层106。在实施例中，如在下文中结合图1E更详细描述的，之后将插塞帽状层106图案化以最终限定用于随后的插塞形成的所有可能的位置。
[0038]在实施例中，由金属线102形成的格栅结构是紧密间距格栅结构。在一个这种实施例中，不能直接通过常规的光刻实现紧密间距。例如，如本领域中公知的，可以首先形成基于常规光刻的图案，但通过使用间隔体掩模图案化而使间距减半。更进一步，可以通过第二轮间隔体掩模图案化来使原始间距降至四分之一。因此，图1A的类格栅图案可以具有以恒定间距间隔开并具有恒定宽度的金属线。可以通过间距减半或使间距降至四分之一的方法来制作图案。还应当理解，线102中的某些线可以与用于耦合到先前的互连层的下层过孔相关联。
[0039]在实施例中，通过将沟槽图案化到具有形成于其上的插塞帽状层106的ILD材料(例如，线104的ILD材