13:根据技术方案9所述的方法，其特征在于，还包括将所述至少一个引线接合件联接至所述金属化层的没有金属互连件的一部分。
[0027]技术方案14:根据技术方案9所述的方法，其特征在于，还包括在将所述电介质层联接至所述多个半导体器件的上表面之前，将可移除的支撑结构联接至所述多个半导体器件的下表面。
[0028]技术方案15:根据技术方案9所述的方法，其特征在于，还包括将所述电介质层联接至所述晶圆的第一半导体器件和第二半导体器件，所述第一半导体器件具有比所述第二半导体器件的厚度大的厚度。
[0029]技术方案16:根据技术方案15所述的方法，其特征在于，还包括将所述第一半导体器件定位为离所述第二半导体器件一定距离，使得在它们之间形成间隙。
[0030]技术方案17:根据技术方案15所述的方法，其特征在于，还包括将垫片配置在所述支撑结构与所述第二半导体器件的下表面之间，使得所述第一半导体器件的上表面与所述第二半导体器件的上表面基本上共面。
[0031]技术方案18:根据技术方案15所述的方法，其特征在于，还包括:
将所述电介质层的第一部分联接至所述第一半导体器件；和
将所述电介质层的第二部分联接至所述第二半导体器件，其中，所述电介质层的第二部分的厚度大于所述电介质层的第一部分的厚度。
[0032]技术方案19:一种功率覆层(POL)组件，其包括:
第一半导体器件和第二半导体器件；
POL互连组件，其包括:
聚酰亚胺膜，其粘合地联接至所述第一和第二半导体器件的上接触焊盘；和金属化路径，其形成在所述聚酰亚胺膜上，所述金属化路径包括多个金属互连件，所述多个金属互连件延伸穿过通孔且电联接至所述第一和第二半导体器件的上接触焊盘，所述通孔穿过所述聚酰亚胺膜而形成；和
多个铜引线接合件，其直接联接至所述金属化路径；
其中，所述多个铜引线接合件中的第一引线接合件电联接至所述第一半导体器件的上接触焊盘；且
其中，所述多个铜引线接合件中的第二引线接合件电联接至所述第二半导体器件的上接触焊盘。
[0033]技术方案20:根据技术方案19所述的POL组件，其特性在于，所述第一 POL结构的所述至少一个铜引线接合件电联接至所述第二 POL结构的所述至少一个铜引线接合件。
[0034]技术方案21:根据技术方案19所述的POL组件，其特性在于，所述第一半导体器件的厚度不同于所述第二半导体器件的厚度；且
其中，所述POL组件包括具有可变厚度的聚酰亚胺膜和联接至所述第一和第二半导体器件中的一者的底部表面的垫片中的至少一者。
[0035]技术方案22:根据技术方案19所述的POL组件，其特性在于，所述第一引线接合件联接至所述POL互连组件的基本上没有所述聚酰亚胺膜的一部分。
[0036]技术方案23:根据技术方案19所述的POL组件，其特性在于，所述第一引线接合件联接至所述POL互连组件的一部分，在其中，所述聚酰亚胺膜具有基本上均匀的厚度。
[0037]根据结合附图提供的本发明的优选实施例的下列详细描述，这些和其他优点和特征将更加易于理解。
【附图说明】
[0038]附图示出了用于执行本发明的当前构思的实施例。
[0039]在附图中:
图1是根据已知的现有技术的引线接合的功率封装结构的示意截面侧视图。
[0040]图2-6是在根据本发明的实施例制造功率覆层(POL)结构的各种阶段期间的示意截面侧视图。
[0041]图7是根据本发明的另一实施例的并入引线接合件的图6的POL结构中的一个的示意截面侧视图。
[0042]图8和9是根据本发明的备选实施例的带有引线接合件的POL结构的示意俯视图和截面侧视图。
[0043]图10和11是根据本发明的又一实施例的带有引线接合件的POL结构的示意俯视图和截面侧视图。
[0044]图12是根据本发明的实施例的示出包括POL结构的重组晶圆的示意截面侧视图。
[0045]图13是根据本发明的另一实施例的显示了包括POL结构的重组晶圆的示意截面侧视图。
[0046]图14是根据本发明的实施例的POL组件的示意截面侧视图。
[0047]图15是根据本发明的另一实施例的POL组件的示意截面侧视图。
【具体实施方式】
[0048]本发明的实施例提供了一种包括POL互连层的功率覆层(POL)结构，以及形成此种POL结构的方法。如在本文中所使用的，用语“P0L”描述了一种结构，该结构与功率器件的接触焊盘的材料类型无关地允许功率器件的铜引线接合。POL互连层与门和发射极焊盘的材料无关地允许铜引线接合件对POL结构的可靠连接。此外，POL互连层设计为作为应力缓冲器起作用，该应力缓冲器减少在将引线接合件附接至器件接触焊盘的工序期间对功率器件的损坏。通过为电流提供在其进入引线接合件之前流过功率器件的金属化物的平行路径，在本文中公开的POL结构与现有技术的引线接合的功率器件相比具有降低的互连电阻和损耗。
[0049]图2-6绘出了一种根据本发明的实施例的用于制造POL结构34的技术，其中图2-6中的各个例示出了装配工序期间的POL结构34的截面。首先参照图2，显示了晶圆36。根据一个实施例，晶圆36包括多个半导体小片或半导体器件38、40、42。作为非限制性实例，半导体器件38、40、42是例如以下的功率器件:绝缘门双极型晶体管(IGBT)、金属氧化物半导体场效应晶体管(MOSFET)、双极结型晶体管(BJT)、集成门换流晶闸管(IGCT)、门极关断晶闸管、可控硅整流器(SCR)、包括例如硅(Si)、碳化硅(SiC)、氮化镓(GaN)、砷化镓(GaAs)的二极管或其他器件或器件的组合。虽然图2显示了具有三个半导体器件38、40、42的晶圆36，但可构想，晶圆36可包括多于或少于三个的半导体器件。
[0050]各半导体器件38、40、42可包括布置在其相应的半导体器件38、40、42的上表面56、58、60上的一个或更多个上接触焊盘44、46、48、50、52、54。这些上接触焊盘44-54提供对各半导体器件38、40、42内的内部接触件的导电路线。在示出的实施例中，各半导体器件38、40、42包括一对上接触焊盘，其联接至半导体器件38、40、42的对应发射极和/或门极或阳极区。在一个实施例中，半导体器件38、40、42是具有接触焊盘44-54的IGBT，接触焊盘44-54联接至相应半导体器件38、40、42的相应发射极区和门极区。具体而言，半导体器件38包括门极焊盘44和发射极焊盘46，半导体器件40包括门极焊盘48和发射极焊盘50，且半导体器件42包括门极焊盘52和发射极焊盘54。构想半导体小片38、40、42可提供为具有不同数量的接触焊盘和/或与在上述的那些不同的接触焊盘的组合。作为一个非限制实例，半导体小片38可提供为具有一对发射极焊盘。在一个实施例中，接触焊盘44、46、48包括铝。但是，构想接触焊盘44、46、48可由其他类型的导电材料(例如，铜)形成。各半导体器件38、40、42还包括至少一个下接触焊盘或集电极焊盘62、64、66，其布置在其相应半导体器件38、40、42的下表面68、70、72上。
[0051]如在图3中所示，POL结构34的制作开始于使用粘合层76将电介质层74联接至半导体器件38、40、42的上表面56、58、60。根据各种实施例，电介质层74可处于稳定、非流动的叠片或膜的形式，且可由例如以下的多种电介质材料中的一种形成:Kapton?、Ultem?、聚四氟乙烯(PTFE)、Upilex?、聚砜材料(例如，Udel?、Radel?)，或另一聚合物膜，例如，液晶聚合物(LCP)或聚酰亚胺材料。在一个实施例中，电介质层74可在框架(未显示)上伸展以控制制作工序期间的扭曲。粘合层76可使用旋涂技术应用至电介质层74，在其后，使用常规的拾取和放置设备和方法将晶圆36放置入粘合层76中。
[0052]虽然图3绘出了 POL结构34已具有分离的电介质和粘合层74、76，但构想在备选实施例中，层74、76可由具有粘合特性的单个电介质层替换。此种粘合电介质层的非限制性实例包括旋制电介质(spin-on dielectric)，例如，聚酰胺或聚苯丙恶卩坐(PBO)。
[0053]现在参照图4，穿过电介质层74和粘合层76形成多个通孔78来暴露各半导体器件38、40、42的接触焊盘44、46、48。通孔78可通过但不限于例如激光钻孔或干刻蚀而形成。如在图5中所示的，金属化路径或金属化层80在制作工序的下个步骤中形成在电介质层74的上表面82上。金属化层80包括:金属互连件84的第一部分，其延伸穿过通孔78且电联接至半导体器件38、40、42的接触焊盘44、48、52 ;和金属互连件86的第二部分，其延伸穿过通孔78且电联接至半导体器件38、40、42的接触焊盘46、50、54。在优选实施例中，金属化路径80包括铜层。但是，构想制造技术可延伸至使用用于金属化路径80的其他导电材料。在一个实施例中，金属化路径80可使用溅射和电镀技术，随后进行光刻工序而形成。金属化路径80、通孔78、电介质层74、和粘合层76 —起形成POL互连层88。
[0054]现参照图6，P0L结构34被锯成或单一化成独立的POL结构90、92、94。各POL