记忆体结构及形成记忆体结构的方法
【技术领域】
[0001]本发明是有关于一种记忆体结构及其制备方法，特别是有关于一种通过晶体管控制的电阻式记忆体结构及其制备方法。
【背景技术】
[0002]记忆体主要可分为挥发性记忆体(volatile memory)和非挥发性记忆体(non-volatile memory)，其中挥发性记忆体可分为DRAM和SRAM两种，因有着快速存取速度的优点，所以被广泛的运用。而现今使用最广泛的非挥发性记忆体为快闪记忆体(flashmemory),但其具有操作电压过高、操作速度慢及耐久度低等缺点。此外，在元件不断微缩的趋势下，栅极绝缘层变薄进而导致漏电流变大，而使可靠度降低等问题。
[0003]近年来，电阻式记忆体的发展被视为下世代高密度低功耗非挥发性记忆体的关键新技术。其具有结构简单、低操作电压、操作时间快速、可多位元记忆、耐久性佳、记忆元件面积缩小、非破坏性读取和低成本等优点，而被广泛地研究中。电阻式记忆体最常用的基本结构为金属_绝缘层-金属(metal-1nsulator-metal, MIM)结构，通过外加偏压来改变电阻值，以执行写入与抹除的动作，使元件形成高、低电阻的状态，也就是数字信号中的“O”与“I”。而由金属氧化物形成的电阻切换层，更被广泛的应用与研究中。然而电阻式记忆体在电阻切换时，常会因测量机台的反应时间过慢而导致过多的电流骤升(currentovershoot),更严重会造成电阻式记忆体的崩溃。
[0004]因此，如何设计一个具有控制单元的电阻式记忆体，在电阻的连续切换下仍具有良好的稳定性，乃为此一业界亟待解决的问题。
【发明内容】
[0005]因此，本发明提供一种具有控制单元的电阻式记忆体结构及形成记忆体结构的方法，用以降低电阻式记忆体电流骤升的情形发生，并能增加电阻式记忆体的操作稳定性。
[0006]本发明的一方面是提供一种记忆体结构，包含一控制单元以及一记忆单元电性连接至控制单元。控制单元包含一源极与一漏极；一主动层，接触该源极的一部分及该漏极的一部分；一栅极层；以及一栅极绝缘层，位于该主动层与该栅极层之间。记忆单元包含一底电极层；一顶电极层；以及一电阻切换层，该电阻切换层位于该底电极层以及该顶电极层之间，其中该电阻切换层与该主动层的材质为氧化铝锌锡。
[0007]根据本发明一实施方式，其中栅极层的材质为硅，栅极绝缘层的材质为二氧化硅。
[0008]根据本发明一实施方式，其中源极以及漏极的材质为钛。
[0009]根据本发明一实施方式，其中顶电极层的材质为钛、氮化钛或氧化铟锡，底电极层的材质为金或钼。
[0010]根据本发明一实施方式，其中还包含一氧化铪层位于电阻切换层以及底电极层之间。
[0011]根据本发明一实施方式，其中记忆单元是位于源极或漏极上。
[0012]本发明的一方面是提供一种形成记忆体结构的方法，包含形成一控制单元以及形成一记忆单元。先提供一栅极层，并湿氧退火栅极层以形成一栅极绝缘层于栅极层上。溅镀一主动层于该栅极绝缘层上，以及蒸镀一源极以及一漏极于主动层的两侧。接着蒸镀一底电极层于漏极上，并溅镀一电阻切换层于底电极层上，其中电阻切换层与主动层的材质为氧化铝锌锡。最后蒸镀一顶电极层于电阻切换层上。
[0013]根据本发明一实施方式，其中形成该控制单元的温度范围为400°C至450°C。
[0014]根据本发明一实施方式，其中形成该记忆单元的温度范围为15°C至35°C。
[0015]根据本发明一实施方式，还包含形成一氧化铪层于该电阻切换层以及该底电极层之间。
【附图说明】
[0016]为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的详细说明如下:
[0017]图1绘示根据本发明部分实施方式的一种记忆体结构的剖面图；
[0018]图2绘示根据本发明其他部分实施方式的一种记忆体结构的剖面图；
[0019]图3绘示根据本发明部分实施方式对栅极层施加不同偏压下的电压及电流关系图；
[0020]图4绘示根据本发明部分实施方式的不同电阻态的电阻值与数据维持时间的关系图；
[0021]图5绘示依据本发明部分实施方式的一种制备记忆体结构的流程图。
【具体实施方式】
[0022]为了使本发明的叙述更加详尽与完备，下文将参照附随附图来描述本发明的实施方式与具体实施例；但这并非实施或运用本发明具体实施例的唯一形式。以下所揭露的各实施例，在有益的情形下可相互组合或取代，也可在一实施例中附加其他的实施例，而无须进一步的记载或说明。
[0023]此外，相对词汇，如“下”或“底部”与“上”或“顶部”，用来描述文中在附图中所示的一元件与另一元件的关系。相对词汇是用来描述装置在附图中所描述之外的不同方位是可以被理解的。例如，如果一附图中的装置被翻转，元件将会被描述原为位于其它元件的“下”侧将被定向为位于其他元件的“上”侧。例示性的词汇“下”，根据附图的特定方位可以包含“下”和“上”两种方位。同样地，如果一附图中的装置被翻转，元件将会被描述原为位于其它元件的“下方”或“之下”将被定向为位于其他元件上的“上方”。例示性的词汇“下方”或“之下”，可以包含“上方”和“上方”两种方位。
[0024]电阻式记忆体是利用高电阻态(high resistance state, HRS)与低电阻态(lowresistance state, LRS)切换时读取电流的改变，判断数据储存值为0或I。通常是利用测量机台来限制电流大小，以达成高电阻态与低电阻态之间的切换。但测量机台在切换过程中电流会过度骤升(overshoot)并产生漏电流，而导致电阻值的不稳定。为了解决漏电流造成的影响，在每个记忆体单元上必须串接一个控制单元。其中晶体管较测量机台具备更稳定的操作特性，使用一晶体管一记忆体的阵列结构(one transistor-oneresistor, 1T1R)能有效降低电流骤升的情形发生。
[0025]请参阅图1，图1绘示依据本发明部分实施方式的一种记忆体结构的剖面图。一记忆体控制单元100包含一基板110、一控制单元120以及一记忆单元140。其中基板110为硅基板、玻璃基板、金属基板或高分子薄膜基板。
[0026]控制单元120为反交错式底部栅极薄膜晶体管(Inverted Staggered BottomGate Thin Film Transistors),包含一栅极层121,其材质为低电阻系数的娃(Si);—栅极绝缘层122位于栅极层121上，其材质为二氧化硅；一源极123与一漏极124位于栅极绝缘层122上，其材质为钛；以及一主动层125位于栅极绝缘层122上并接触源极123的一部分及漏极124的一部分,其中主动层125的材质为氧化招锌锡(Aluminum Zinc Tin Oxide)。
[0027]氧化铝锌锡为一种非晶态透明氧化物半导体，其可取代无机类的非晶硅或复晶硅作为主动层125，以解决非晶硅的载子移动率低、操作电压大、电特性不稳定等问题。或是解决复晶硅的制作成本过高、制程复杂、元件均匀性较差等问题。氧化铝锌锡的电子迁移率可达到5cm2/V.s,相较于传统非晶娃的电子迁移率仅约0.lcm2/V.S。
[0028]在本发明的部分实施例中，栅极层121的材质亦可为金属导体，如铝(Al)、钥(Mo)、钛(Ti)、钨(W)或相关合金。在本发明的其他部分实施例中，可另外沉积五环素(pentacene)或聚3_己基噻吩(P3HT)于主动层125上,使控制单元120能利用电子或电洞两种载子进行传输。
[0029]请继续参阅图1,记忆体控制单元100还包含记忆单元140,其中记忆单元140位于控制单元120的漏极124上并电性连接至漏极124。记忆单元140为一电阻式记忆体，其具有金属-绝缘体-金属(metal-1nsulator-metal, MIM)的层状结构。通过外加偏压來改变记忆单元140的电阻值，以执行写入与抹除的动作。在本发明的其他实施例中，记忆单元140亦可位于控制单元120的源极123上。
[0030]记忆单元140包含一底电极层142，其材质为金或钼金；一电阻切换层144位于底电极层142上，其材质与主动层125同为氧化铝锌锡；以及一顶电极层146，其材质为钛、氮化钛或氧化铟锡。记忆单元140通过形成与切断电阻切换层144中的导电路径而达成电阻切换特性，而此导电路径通常被认为是由偏压导致电阻切换层144内的缺陷产生。此缺陷的组成可能为金属离子或是氧空缺。
[0031]在本发明的部分实施例中，电阻切换层144为一双层电阻切换层，其包含一氧化铝锌锡层以及一氧化铪层。使用双层结构能降低记忆单元的工作电流，并同时增加电阻切换的均匀性。
[0032]其中，主动层125以及电阻切换层144的材质同为氧化铝锌锡。氧化铝锌锡具有新颖的透明特性、高载子迁移率、优越的低温沉积条件以及非晶态面积均匀等特性，可同时用于制备主动层125以及电阻切换层144。此外，氧化铝锌锡中并不含有昂贵的铟元素与镓元素，更能有效降低元件制作成本，并维持良好的数据储存特性。但控制单元120中的主动层125以及记忆单元140中的电阻切换层144的材质不以此为限，其亦可同为其他不含有铟元素与镓元素的非晶态透明氧化物半导体。
[0033]应用本发明的优点是在于以氧化铝锌锡制备主动层125与电阻切换层144的设计，可通过其透明非晶态特性，在低温下应用于软性基板形成记忆体结构100，并可与如显示面板的开关元件制程整合，适用于低功耗软性电子领域，而轻易地达到上述的目的。
[0034]在本发明的其他实施例中，电阻切换层144可直接位于源极123或漏极124上，直接以源极123或漏极124做为记忆单元140的底电极层142。
[0035]在此必须说明，下述实施例省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
[0036]请继续参阅图2，图2绘示依据本发明其他部分实施方式的一种记忆体结构的剖面图。一记忆体控制单元200包含一基板210、一控制单元220以及一记忆单元240。
[0037]控制单元220为反交错式顶部栅极薄膜晶体管(Inverted Staggered Top GateThin Film Transistors)，包含一源极223与一漏极224位于基板210上；一主动层225位于基板210上并接触源极223的一部分及漏极224的一部分；一栅极绝缘层222位于源极223、漏极224与主动层225上；以及一栅极层221位于栅极绝缘层222上。
[0038]请继续参阅图2,记忆体控制单元200还包含记忆单元240,其中记忆单元240位于控制单元220的漏极