一种浅沟槽半超结vdmos器件及其制造方法
【技术领域】
[0001] 本发明涉及半导体器件及其制造工艺技术领域，尤其是涉及一种浅沟槽半超结 VDMOS器件及其制造方法。
【背景技术】
[0002] VDMOS (Ve;rtical Double-diffused Metal Oxide Semiconductor,垂直双扩散金 属氧化物半导体）器件，是同时具有双极型晶体管和普通MOS器件的优点的功率半导体器 件。与双极型晶体管相比，它的开关速度快，开关损耗小，输入阻抗高，驱动功率小，频率特 性好，跨导线性度高，没有双极型功率器件的二次击穿问题，安全工作区大。因此，不论是开 关应用还是线性应用，VDMOS器件都是理想的功率半导体器件。
[000引对于VDMOS器件而言，它的一个重要指标是导通电阻。随着VDMOS器件的发展，其 结构不断地得到改进，W尽可能地降低导通电阻，从而提高导通电流的能力。
[0004] 现有的VDMOS器件结构如图1所示，W N型VDMOS器件为例，包括：
[0005] 基底，所述基底包括本体层101和所述本体层之上的外延层102,所述本体层101 包括漏区，其中，本体层101和外延层102为N型渗杂；
[0006] 位于外延层102内的第一体区103和第二体区104,所述第一体区103和第二体区 104的渗杂状态相同，为P型渗杂；
[0007] 位于第一体区103内的第一源区105,位于第二体区104内的第二源区106,所述 第一源区105和第二源区106的渗杂状态相同，为N型渗杂。
[0008] 传统结构的VDM0S，随着击穿电压的提高，因为外延层渗杂浓度较低而且厚度也比 较大，导致导通电阻将会很大，送就是通常所说的"Si Limit",导通电阻随着耐压成2. 5次 方的关系增加。即导通电阻随着耐压的提高而迅速增加；同时，其正向导通电阻很高，导致 需要大的芯片面积。由此可见，传统VDMOS器件具有导通电阻高的缺陷。
【发明内容】
[0009] 有鉴于此，本发明提供一种浅沟槽半超结VDMOS器件及其制造方法，W此来解决 传统结构的VDMOS器件正向导通电阻过大，单位面积电流导通能力弱等技术问题。
[0010] 一种浅沟槽半超结VDMOS器件，包括：
[0011] 第一导电类型衬底；
[0012] 位于所述第一导电类型衬底上方的第一电阻率外延层，且所述第一导电类型衬底 与第一电阻率外延层的导电类型相同；
[0013] 位于所述第一电阻率外延层上方的第二电阻率外延层，且所述第一电阻率外延层 与第二电阻率外延层的导电类型相同；
[0014] 由所述第二电阻率外延层上表面延伸至第二电阻率外延层底部的两个第H电阻 率外延层，两个第H电阻率外延层间隔设置；且所述第H电阻率外延层的导电类型与所述 第二电阻率外延层的导电类型相反；
[0015] 位于所述第二电阻率外延层上方的第四电阻率外延层，且所述第四电阻率外延层 的导电类型与所述第二电阻率外延层的导电类型相同；
[0016] 由第四电阻率外延层上表面注入，且与所述两第H电阻率外延层相连的两阱区， 所述阱区的导电类型与所述第H电阻率外延层导电类型相同；
[0017] 位于所述两阱区上方的第一导电类型的第一源区和第二源区，W及位于所述第一 源区和第二源区表面的源极金属层；
[0018] 位于所述第一导电类型衬底下方的漏极金属层；位于所述第一源区和第二源区之 间，且位于所述第四电阻率外延层上方的栅极区，W及位于栅极区上表面的栅极金属层。
[0019] 进一步的，所述第一电阻率外延层的电阻率为5-20欧姆?厘米；所述第二电阻率 外延层的电阻率为2-10欧姆?厘米；所述沟槽内的第H电阻率外延层的电阻率为2-10欧 姆.厘米；所述第四电阻率外延层的电阻率为2-10欧姆?厘米。
[0020] 进一步的，所述第二电阻率外延层上表面与第H电阻率外延层上表面在同一平面 内。
[0021] 一种浅沟槽半超结VDMOS器件的制造方法，包括：
[0022] 提供第一导电类型衬底；
[0023] 在所述第一导电类型衬底上方生成第一电阻率外延层，且所述第一导电类型衬底 与第一电阻率外延层的导电类型相同；
[0024] 在第一电阻率外延层生成第二电阻率外延层，且所述第一电阻率外延层与第二电 阻率外延层的导电类型相同；
[00巧]在所述第二电阻率外延层上表面且由上表面延伸至第二电阻率外延层底部刻制 两沟槽区，两沟槽区间隔设置，两沟槽内生成第二导电类型的第H电阻率外延层，且所述第 H电阻率外延层的导电类型与所述第二电阻率外延层的导电类型相反；
[0026] 在所述第二电阻率外延层上方生成第四电阻率外延层，且所述第四电阻率外延层 的导电类型与所述第二电阻率外延层的导电类型相同；
[0027] 在第四电阻率外延层上表面注入，且与所述沟槽内的第H电阻率外延层相连的两 阱区，所述阱区的导电类型与所述第H电阻率外延层导电类型相同；
[0028] 在所述两阱区上方生成第一导电类型的第一源区和第二源区；
[0029] 在所述第一源区和第二源区之间，且位于所述第四电阻率外延层上方生成栅极 区。
[0030] 分别在所述第一导电类型衬底下方形成漏极金属层；在所述栅极区上方形成栅极 金属层；在第一源区和第二源区上方形成源极金属层；在所述衬底下方形成漏极金属层。
[0031] 进一步的，所述第一电阻率外延层的电阻率为5-20欧姆?厘米；所述第二电阻率 外延层的电阻率为2-10欧姆?厘米；所述沟槽内的第H电阻率外延层的电阻率为2-10欧 姆.厘米；所述第四电阻率外延层的电阻率为2-10欧姆?厘米。
[0032] 进一步的，所述沟槽的宽度为O-IOum之间，深度为0-30um之间。
[0033] 进一步的，所述沟槽内生成的第H电阻率外延层，超出第二电阻率外延层上表面 部分经过机械抛光或者化学刻蚀后，使第二电阻率外延层上表面与第H电阻率外延层上表 面在同一平面上。
[0034] 优选的，所述阱区的生成方法为；在第四电阻率外延层上，利用光刻胶作为阻挡 层，在所述沟槽上方注入与沟槽内导电类型相同的杂质离子，经热退火后即形成阱区。
[0035] 本发明涉及半导体技术领域，具体地说是公开了一种浅沟槽半超结VDMOS器件及 其制造方法。本发明通过在传统VDMOS结构中引入一个浅的沟槽区，里面填上适当电阻率 的某一导电类型的外延层，经化学机械抛光（CM巧或化学刻蚀后，使得该外延层仅留在沟 槽内。然后再生长具有与上述相反导电类型的外延层，接着利用光刻胶作为阻挡层，在沟槽 内的外延层上方，注入与该外延层相同导电类型的杂质离子，经热退火后形成阱区，经过 一定的热过程，该阱区和沟槽内的外延层相连，使原来传统结构VDMOS变成半超结的结构。 本发明中，浅沟槽中填入某一导电类型的外延层，并与其上方具有相同导电类型的阱区相 连形成一个柱，此柱的深度与传统的超结器件结构相比，要浅很多，故我们称其为半超结； 其与传统的超结VDMOS器件相比，兼顾了工艺流程的成本，方便制备；同时由于半超结结构 的存在，可W实现VDMOS中单位面积的电场强度的提高，即耐压能力增强，从而可使用具有 更低电阻率的外延，大大降低导通电阻的内阻，使正向导通电阻大幅降低，单位面积电流 导通能力更强。
【附图说明】
[0036] 下面结合附图作进一步说明
[0037] 附图1是现有技术中VDMOS管的结构示意图；
[0038] 附图2为本发明实施例提供的浅沟槽半超结VDMOS器件