具有非对称鳍形图案的半导体器件的制作方法
【专利摘要】提供了半导体器件，其包括具有彼此相对的第一侧壁和第二侧壁的第一鳍形图案以及与第一鳍形图案的至少一部分接触的场绝缘薄膜。第一鳍形图案包括：与场绝缘薄膜接触的第一鳍形图案下部；不与场绝缘薄膜接触的第一鳍形图案上部；位于第一鳍形图案下部与第一鳍形图案上部之间的第一边界；以及垂直于第一边界且与第一鳍形图案上部的顶部交会的第一鳍中心线。第一鳍形图案上部的第一侧壁与第一鳍形图案上部的第二侧壁相对于第一鳍中心线不对称。
【专利说明】具有非对称鳍形图案的半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求于2015年I月15日提交至韩国知识产权局的韩国专利申请N0.10-2015-0007315的优先权以及于2015年I月16日提交至美国专利商标局的美国临时申请N0.62/104，470的优先权，这些申请的全部内容以引用方式并入本文中。
技术领域
[0003]本发明构思的各实施例一般地涉及半导体器件，更具体地，涉及多栅极晶体管。
【背景技术】
[0004]多栅极晶体管使用能够易于标定的三维沟道。多栅极晶体管可以在即使其栅极长度不增大的情况下提高其电流控制能力。另外，多栅极晶体管可以有效抑制沟道区电压受漏极电压影响的短沟道效应(SCE)。
[0005]作为用于增加半导体器件密度的标定技术中的一种，已经提出一种多栅极晶体管，其中鳍形硅体形成在衬底上并且栅极形成在硅体表面上。
【发明内容】
[0006]本发明构思的一些实施例提供这样的半导体器件，通过调整鳍形场效应晶体管(FinFET)的沟道的形状而增加宽度效应，可提高所述半导体器件的性能。
[0007]本发明构思的另一些实施例提供一种半导体器件，其包括含有彼此相对的第一侧壁和第二侧壁的第一鳍形图案，以及与第一鳍形图案的一部分接触的场绝缘薄膜，其中所述第一鳍形图案包括与场绝缘薄膜接触的第一鳍形图案下部、不与场绝缘薄膜接触的第一鳍形图案上部、位于第一鳍形图案下部与第一鳍形图案上部之间的第一边界、以及垂直于第一边界且与第一鳍形图案上部的顶部交会的第一鳍中心线，并且其中第一鳍形图案上部的第一侧壁与第一鳍形图案上部的第二侧壁相对于第一鳍中心线不对称。
[0008]在本发明构思的又一些实施例中，在与所述第一边界相距第一距离的第一鳍形图案上部中，第一侧壁的斜率被定义为第一斜率，第二侧壁的斜率被定义为第二斜率，第一鳍中心线与第一侧壁之间的宽度被定义为第一宽度，并且第一鳍中心线与第二侧壁之间的宽度被定义为第二宽度，并且第一斜率与第二斜率彼此不同，或者第一宽度与第二宽度彼此不同。
[0009]在本发明构思的一些实施例中，第一侧壁包括第一拐点，并且第二侧壁包括第二拐点，并且从第一边界到第一拐点的距离不同于从第一边界到第二拐点的距离。
[0010]在本发明的另一些实施例中，第一拐点和第二拐点位于所述场绝缘薄膜的上表面的上方。
[0011]在本发明的又一些实施例中，第一鳍形图案下部的第一侧壁与第一鳍形图案下部的第二侧壁相对于所述第一鳍中心线不对称。
[0012]在本发明构思的一些实施例中，所述半导体器件还可包括:第二鳍形图案，其包括彼此相对的第三侧壁和第四侧壁，并且与第一鳍形图案直接相邻;第一沟槽，其形成在第一鳍形图案的第二侧壁与第二鳍形图案的第三侧壁之间，所述第二侧壁与所述第三侧壁彼此面对；以及第二沟槽，其形成为邻近于第一鳍形图案的第一侧壁以及第二鳍形图案的第四侧壁。所述场绝缘薄膜填充第一沟槽的一部分和第二沟槽的一部分。第二鳍形图案包括:与所述场绝缘薄膜接触的第二鳍形图案的下部、不与所述场绝缘薄膜接触的第二鳍形图案的上部、位于第二鳍形图案下部与第二鳍形图案上部之间的第二边界、以及垂直于第二边界且与第二鳍形图案上部的顶部交会的第二鳍中心线。并且第二鳍形图案上部的第三侧壁与第二鳍形图案上部的第四侧壁相对于第二鳍中心线不对称。
[0013]在本发明构思的另一些实施例中，所述第一沟槽为限定第一鳍形图案和第二鳍形图案的沟槽，第一沟槽的第一深度小于第二沟槽的第二深度，在第一鳍中心线与第二鳍中心线之间定义了与第一鳍中心线和第二鳍中心线相距相同距离的场中心线，并且第一鳍形图案上部的第二侧壁与第二鳍形图案上部的第三侧壁相对于所述场中心线对称。
[0014]在本发明构思的又一些实施例中，所述第二沟槽限定有源区。
[0015]在本发明构思的一些实施例中，所述第一沟槽形成在第二鳍形图案的两侧。所述半导体器件还可包括位于第二鳍形图案与第二沟槽之间的第三鳍形图案，其由第一沟槽限定并包括彼此相对的第五侧壁和第六侧壁。所述第三鳍形图案包括:与所述场绝缘薄膜接触的第三鳍形图案下部、不与所述场绝缘薄膜接触的第三鳍形图案上部、位于第三鳍形图案下部与第三鳍形图案上部之间的第三边界、以及垂直于第三边界且与第三鳍形图案上部的顶部交会的第三鳍中心线，并且第三鳍形图案上部的第五侧壁与第三鳍形图案上部的第六侧壁相对于第三鳍中心线不对称。
[0016]在本发明构思的另一些实施例中，第一沟槽的第一深度等于或小于第二沟槽的第二深度，并且第一沟槽和第二沟槽限定有源区。
[0017]在本发明构思的又一些实施例中，所述半导体器件还可包括第二鳍形图案，其包括彼此相对的第三侧壁和第四侧壁。所述第二鳍形图案包括与所述场绝缘薄膜接触的第二鳍形图案下部、不与所述场绝缘薄膜接触的第二鳍形图案上部、位于第二鳍形图案下部与第二鳍形图案上部之间的第二边界、以及垂直于第二边界且与第二鳍形图案上部的顶部交会的第二鳍中心线，并且第二鳍形图案的第三侧壁与第二鳍形图案的第四侧壁相对于第二鳍中心线对称。
[0018]在本发明构思的一些实施例中，所述半导体器件还可包括与第一鳍形图案交叉的栅电极。
[0019]本发明构思的另一些实施例提供了一种半导体器件，其包括:具有第一深度的第一沟槽，其限定第一鳍形图案;形成在第一鳍形图案两侧的第二沟槽，其具有大于第一深度的第二深度；以及场绝缘薄膜，其填充第一沟槽的一部分和第二沟槽的一部分，其中所述第一鳍形图案包括与所述场绝缘薄膜接触的第一鳍形图案下部、不与所述场绝缘薄膜接触的第一鳍形图案上部、位于第一鳍形图案下部与第一鳍形图案上部之间的第一边界、以及垂直于第一边界且与第一鳍形图案上部的顶部交会的第一鳍中心线，并且其中第一鳍形图案的第一侧壁与第一鳍形图案的第二侧壁相对于第一鳍中心线不对称。
[0020]在本发明构思的又一些实施例中，在与第一边界相距第一距离的第一鳍形图案中，第一侧壁的斜率被定义为第一斜率，第二侧壁的斜率被定义为第二斜率，第一鳍中心线与第一侧壁之间的宽度被定义为第一宽度，并且第一鳍中心线与第二侧壁之间的宽度被定义为第二宽度。并且，第一斜率与第二斜率彼此不同，或者第一宽度与第二宽度彼此不同。
[0021]在本发明构思的一些实施例中，与第一边界相距第一距离的第一鳍形图案是第一鳍形图案的上部。
[0022]在本发明构思的另一些实施例中，所述半导体器件还可包括第二鳍形图案，其由第一沟槽限定并且布置在第一鳍形图案与第二沟槽之间。第二鳍形图案包括与所述场绝缘薄膜接触的第二鳍形图案下部、不与所述场绝缘薄膜接触的第二鳍形图案上部、位于第二鳍形图案下部与第二鳍形图案上部之间的第二边界、以及垂直于第二边界且与第二鳍形图案上部的顶部交会的第二鳍中心线，并且第二鳍形图案的第三侧壁与第二鳍形图案的第四侧壁相对于第二鳍中心线不对称。
[0023]在本发明构思的又一些实施例中，第一鳍形图案的第二侧壁与第二鳍形图案的第三侧壁彼此面对并且场绝缘薄膜位于其间，在第一鳍中心线与第二鳍中心线之间定义了与第一鳍中心线和第二鳍中心线相距相同距离的场中心线，并且第一鳍形图案的第二侧壁与第二鳍形图案的第三侧壁相对于所述场中心线对称。
[0024]在本发明构思的一些实施例中，所述半导体器件还可包括位于第一鳍形图案与第二鳍形图案之间的由第一沟槽限定的第三鳍形图案。
[0025]在本发明构思的另一些实施例中，第二沟槽限定有源区。
[0026]在本发明构思的又一些实施例中，所述半导体器件还可包括与第一鳍形图案交叉的栅电极。
[0027]本发明构思的一些实施例提供了一种半导体器件，其包括:具有第一深度的第一沟槽，其限定彼此间隔开的第一有源区和第二有源区；具有小于第一深度的第二深度的第二沟槽，其在第一有源区中限定第一鳍形图案;具有小于第一深度的第三深度的第三沟槽，其在第二有源区中限定第二鳍形图案和第三鳍形图案；以及场绝缘薄膜，其填充第一沟槽的一部分、第二沟槽的一部分和第三沟槽的一部分，其中所述第一鳍形图案包括与所述场绝缘薄膜接触的第一鳍形图案下部、不与所述场绝缘薄膜接触的第一鳍形图案上部、位于第一鳍形图案下部与第一鳍形图案上部之间的第一边界、以及垂直于第一边界且与第一鳍形图案上部的顶部交会的第一鳍中心线，其中所述第二鳍形图案包括与所述场绝缘薄膜接触的第二鳍形图案下部、不与所述场绝缘薄膜接触的第二鳍形图案上部、位于第二鳍形图案下部与第二鳍形图案上部之间的第二边界、以及垂直于第二边界且与第二鳍形图案上部的顶部交会的第二鳍中心线，其中第一鳍形图案的第一侧壁与第一鳍形图案的第二侧壁相对于第一鳍中心线不对称，并且其中第二鳍形图案的第三侧壁与第二鳍形图案的第四侧壁相对于第二鳍中心线不对称。
[0028]在本发明构思的另一些实施例中，第三鳍形图案包括与所述场绝缘薄膜接触的第三鳍形图案下部、不与所述场绝缘薄膜接触的第三鳍形图案上部、位于第三鳍形图案下部与第三鳍形图案上部之间的第三边界、以及垂直于第三边界且与第三鳍形图案上部的顶部交会的第三鳍中心线。并且，第三鳍形图案的第五侧壁与第三鳍形图案的第六侧壁相对于第三鳍中心线不对称。
[0029]在本发明构思的又一些实施例中，第二鳍形图案和第三鳍形图案彼此直接相邻，第二鳍形图案的第四侧壁与第三鳍形图案的第五侧壁彼此面对并且场绝缘薄膜位于其间，与第二鳍中心线和第三鳍中心线相距相同距离的场中心线被限定在第二鳍中心线与第三鳍中心线之间，并且第二鳍形图案的第四侧壁与第三鳍形图案的第五侧壁相对于所述场中心线对称。
[0030]在本发明构思的一些实施例中，所述半导体器件还可包括由第二沟槽限定的第四鳍形图案和第五鳍形图案。第四鳍形图案包括第四鳍中心线，并且第四鳍形图案相对于第四鳍中心线不对称。
[0031]在本发明构思的另一些实施例中，第五鳍形图案包括第五鳍中心线，并且第五鳍形图案相对于第五鳍中心线不对称。
[0032]在本发明构思的又一些实施例中，第一鳍形图案和第四鳍形图案彼此直接相邻并且场绝缘薄膜位于其间，在第一鳍中心线与第四鳍中心线之间定义了与第一鳍中心线与第四鳍中心线相距相同距离的场中心线，并且第一鳍形图案与第四鳍形图案相对于所述场中心线对称。
【附图说明】
[0033]通过参照附图对其示例性实施例进行详细描述，本发明构思的以上和其他方面和特征将变得更加清楚，其中:
[0034]图1是示出根据本发明构思的一些实施例的半导体器件的布局图；
[0035]图2是沿着图1的线A-A’截取的截面图；
[0036]图3A是沿着图1的线B-B’截取的截面图；
[0037]图3B是图3A排除了第一栅电极的示图；
[0038]图3C是示出根据本发明构思的一些实施例的半导体器件的修改示例的示图；
[0039]图4示出根据本发明构思的一些实施例的半导体器件的布局图；
[0040]图5是沿着图4的线B-B’截取的截面图；
[0041]图6是用于示出根据本发明构思的一些实施例的半导体器件的布局图；
[0042]图7是沿着图6的线B-B’截取的截面图；
[0043]图8是示出根据本发明构思的一些实施例的半导体器件的示图；
[0044]图9是用于示出根据本发明构思的一些实施例的半导体器件的示图；
[0045]图10是示出根据本发明构思的一些实施例的半导体器件的布局图；
[0046]图11是沿着图10的线B-B’截取的截面图；
[0047]图12是示出根据本发明构思的一些实施例的半导体器件的布局图；
[0048]图13是沿着图12的线C-C’截取的截面图；图14是示出根据本发明构思的一些实施例的半导体器件的布局图；
[0049]图15是示出根据本发明构思的一些实施例的半导体器件的布局图；
[0050]图16是包括有根据本发明构思的一些实施例的半导体器件的存储卡的框图；
[0051]图17是包括有根据本发明构思的一些实施例的半导体器件的信息处理系统的框图；以及
[0052]图18是包括有根据本发明构思的一些实施例的半导体器件的电子装置的框图。【具体实施方式】
[0053]现在将参照示出了本发明优选实施例的附图更加全面地描述本发明构思。然而，本发明可以按照许多不同的形式实现，而不应理解为限于本文阐述的实施例。相反，提供这些实施例从而使得本公开将是彻底而完整的，并且将向本领域技术人员充分地传达本发明的范围。在本说明书中，相同的附图标记始终用于表示相同的部件。为清晰起见，在附图中放大了层与区域的厚度。
[0054]应当理解，当一个元件或层被称作“连接至”或“耦接至”另一元件或层时，所述一个元件或层可以直接“连接至”或“耦接至”另一元件或层，或者也可以存在中间元件或层。相反，当一个元件被称作“直接连接至”或“直接耦接至”另一元件或层时，则不存在中间元件或中间层。相同的附图标记始终用于表示同一元件。如本文所使用的那样，术语“和/或”包括相关所列项目中的一个或多个的任意和所有组合。
[0055]另外，应当理解，当一层被称作“位于”另一层或衬底“上”时，所述一层可以直接位于另一层或衬底上，或者也可以存在中间层。相反，当一个元件被称作“直接位于”另一元件上时，则不存在中间元件。
[0056]应当理解，虽然可在本文使用术语第一、第二、第三等来描述不同的元件，但是这些元件不应受限于这些术语。这些术语仅用于将一个元件与另一个元件区分开。因此，以下讨论的例如第一元件、第一部件或第一部分可以被称作第二元件、第二部件、或第二部分而没有脱离本发明构思的指教。
[0057]除非另外在本文中指出或者与上下文明确矛盾，否则在描述本发明的上下文(尤其是在所附权利要求的上下文)中所使用的术语“一个”、“一”和“该”以及类似用语应当被理解为涵盖单数和复数这两者。除非另外注明，否则术语“包含”、“具有”、“包括”和“含有”应当被理解为开放式术语(即，意指“包括，但不限于”)。
[0058]除非另有定义，否则本文所使用的所有技术术语和科学术语具有与本发明所属领域的一个普通技术人员的通常理解相同的含义。注意，除非另外指明，否则在本文中提供的任何和所有示例或示例性术语的使用仅旨在更好地说明本发明而非旨在限制本发明的范围。此外，除非另有定义，否则在常用词典中定义的所有术语不应被过度解释。
[0059]将参照图1至图3B讨论根据本发明构思的一些实施例的半导体器件。图1是示出根据本发明构思的一些实施例的半导体器件的布局图。图2是沿着图1的线A-A’截取的截面图。图3A是沿着图1的线B-B’截取的截面图，图3B是图3A排除了第一栅电极的示图。
[0060]现在参照图1至图3A，根据本发明构思的一些实施例的半导体器件I可包括第一鳍形图案110和第一栅电极210。第一鳍形图案110可形成在衬底100的第一有源区(ACTl)中。第一鳍形图案110可在第一方向(X)上延伸。
[0061]例如，衬底100可以是硅衬底、体硅衬底或绝缘体上硅(SOI)。在一些实施例中，衬底100可包括元素半导体(例如锗)或者化合物半导体(例如IV-1V族化合物半导体或II1-V族化合物半导体)。此外，衬底100可以是其中外延层形成在基板上的衬底。
[0062]例如，IV-1V族化合物半导体可以是二元化合物、三元化合物、掺杂有IV族元素的二元化合物或掺杂有IV族元素的三元化合物，其中的每一个含有碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两个。
[0063]例如，II1-V族化合物半导体可以是二元化合物、三元化合物或四元化合物，其中的每一个通过将从铝(Al)、镓(Ga)和铟(In)中选择的至少一个III族元素与从磷(P)、砷(As)和锑(Sb)中选择的一个V族元素组合而形成。
[0064]在根据本发明构思的一些实施例的半导体器件中，第一鳍形图案110被描述为包含硅的硅鳍形有源图案。
[0065]在图1中，第一鳍形图案110示出为矩形的形式;然而，本发明构思的各实施例不限于此。当第一鳍形图案110具有矩形形式时，其可包括长边和短边。
[0066]场绝缘薄膜105可形成在衬底100上，并且可布置在第一鳍形图案110周围。场绝缘薄膜105可形成为覆盖第一鳍形图案110的一部分。第一鳍形图案110可由场绝缘薄膜105限定。
[0067]例如，场绝缘薄膜105可以是氧化物薄膜、氮化物薄膜、氮氧化物薄膜或其组合。
[0068]下面将参照图3B进一步讨论第一鳍形图案110和场绝缘薄膜105。
[0069]第一栅电极210可在第二方向(Y)上延伸，并且可形成为与第一鳍形图案110交叉。第一栅电极210可设置在第一鳍形图案110和场绝缘薄膜105上。
[0070]第一栅电极210可包括金属层(MGl和MG2)。如图2和图3A所示，第一栅电极210可以是两层或更多层金属层(MGl和MG2)的层叠件。在这些实施例中，第一金属层(MGl)用于调整功函数，并且第二金属层(MG2)用于填充由第一金属层(MGl)形成的空间。第一金属层(MGl)可包括例如从1^胃11141、114故、了3111(:、了3(:、了3^了33丨~及其组合中选取的至少一种，但是不限于此。第二金属层(MG2)可包括例如从胃^1、01、(:0、1^3&、多晶31、3166及其合金中选取的至少一种，但是不限于此。第一栅电极210可通过例如置换工艺(或后栅极工艺)形成，但是不限于此。
[0071]栅极绝缘薄膜115和212可形成在第一鳍形图案110与第一栅电极210之间。栅极绝缘薄膜115和212可包括界面薄膜115和高介电绝缘薄膜212。
[0072]可通过使第一鳍形图案110的一部分氧化而形成界面层115。界面层115可沿着第一鳍形图案110突出于场绝缘薄膜105上表面的轮廓而形成。当第一鳍形图案110是包含硅的硅鳍形图案时，界面层115可包括氧化硅薄膜。
[0073]高介电绝缘薄膜212可形成在界面层115和第一栅电极210之间。高介电绝缘薄膜212可以沿着第一鳍形图案110突出于场绝缘薄膜105上表面的轮廓而形成。同时，高介电绝缘薄膜212可形成在第一栅电极210与场绝缘薄膜105之间。
[0074]例如，高介电绝缘薄膜212可包括从氮氧化硅、氮化硅、氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化错、错娃氧化物、氧化钽、氧化钛、钡锁钛氧化物、钡钛氧化物、锁钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌中选取的至少一种，但是不限于此。
[0075]栅极间隔件214可布置在第一栅电极210在第二方向(Y)上延伸的侧壁上。例如，栅极间隔件214可包括从氮化硅(SiN)、氮氧化硅(S1N)、氧化硅(S12)、硅的碳氮氧化物(S1CN)及其组合中选取的至少一种。
[0076]源极/漏极117可以形成在位于第一栅电极210两侧的第一鳍形图案110上。源极/漏极117可通过外延工艺形成。例如，源极/漏极117可以是抬高的源极/漏极。
[0077]当根据本发明构思的一些实施例的半导体器件I为PMOS晶体管时，源极/漏极117可包括压应力材料。压应力材料可以是晶格常数大于硅(Si)的材料，并且可以是例如SiGe。压应力材料可通过向第一鳍形图案110施加压应力而改善沟道区中的载流子迀移率。
[0078]在半导体器件I为NMOS晶体管的实施例中，源极/漏极117可包括拉应力材料。例如，当第一鳍形图案110为硅鳍形图案时，源极/漏极117可包括具有小晶格常数的材料(例如，SiC)。拉应力材料可通过向第一鳍形图案110施加拉应力而改善沟道区中的载流子迀移率。
[0079]参照图1和图3B，第一鳍形图案110可由具有第一深度的第一浅沟槽(Tl)限定，并且第一有源区(ACTl)可由具有大于第一深度的第二深度的第一深沟槽(DTl)限定。
[0080]在根据本发明构思的一些实施例的半导体器件I中，第一浅沟槽(Tl)和第一深沟槽(DTl)可布置在第一鳍形图案110的两侧。
[0081]在这些实施例中，第一浅沟槽(Tl)和第一深沟槽(DTl)可设置为彼此直接相邻。彼此直接相邻的第一浅沟槽(Tl)和第一深沟槽(DTl)意味着第一浅沟槽(Tl)与第一深沟槽(DTl)之间没有设置另一个具有第一深度的浅沟槽。
[0082]场绝缘薄膜105可形成为至少填充第一浅沟槽(Tl)的一部分以及第一深沟槽(DTl)的一部分。
[0083]第一鳍形图案110可包括彼此相对的第一侧壁IlOa和第二侧壁110b。第一鳍形图案110可包括上部112和下部111。此外，第一鳍形图案110可包括位于第一鳍形图案110的上部112与第一鳍形图案110的下部111之间的第一边界113。
[0084]场绝缘薄膜105可以接触第一鳍形图案110的一部分。在第一鳍形图案110中，其下部111可以接触场绝缘薄膜105，其上部112可以不接触场绝缘薄膜105。
[0085]换言之，第一边界113可以是接触场绝缘薄膜105的第一鳍形图案110的下部111与不接触场绝缘薄膜105的第一鳍形图案110的上部112之间的边界。第一边界113可以是对场绝缘薄膜105与第一侧壁I 1a和第二侧壁I 1b交会的各点进行连接的线。
[0086]此外，第一鳍形图案110可包括第一鳍中心线(FACl)，其垂直于第一边界113并与第一鳍形图案110的顶部交会。换言之，第一鳍中心线(FACl)可与第一鳍形图案110的上部112的顶部交会。
[0087]在这些实施例中，第一鳍形图案110的顶部可以是平行于第一边界113的线与第一鳍形图案110最终交会的一点。同时，当第一鳍形图案110的顶部具有平直表面时，第一鳍形图案110的顶部可以是该平直表面的中点。
[0088]在根据本发明构思的一些实施例的半导体器件I中，第一鳍形图案110的第一侧壁IlOa和第二侧壁IlOb可以相对于第一鳍中心线(FACl)不对称。第一鳍形图案110可以相对于第一鳍中心线(FAC1)不对称。例如，相对于第一鳍中心线(FAC1)，第一鳍形图案110的上部112的第一侧壁IlOa与第一鳍形图案110的上部112的第二侧壁IlOb可以不对称。
[0089]此外，相对于第一鳍中心线(FACl)，第一鳍形图案110的下部111的第一侧壁IlOa与第一鳍形图案110的下部111的第二侧壁11 Ob可以不对称;然而，本发明构思的各实施例不限于此。换言之，第一鳍形图案110的上部112可以不对称，但是第一鳍形图案110的下部111可以对称。
[0090]在这些实施例中，将第一鳍形图案110相对于第一鳍中心线(FACl)的不对称定义如下。首先，定义第一距离(L)，其为与第一边界113相距的距离。
[0091]在与第一边界113相距第一距离(L)的第一鳍形图案110中，第一侧壁IlOa的斜率定义为第一斜率(Sll)，并且第二侧壁IlOb的斜率定义为第二斜率(S12)。在与第一边界113相距第一距离(L)的第一鳍形图案110中，当第一侧壁IlOa和第二侧壁IlOb中的每一个具有弯曲的表面形状时，第一斜率(Sll)和第二斜率(SI 2)中的每一个可以是切线的斜率。此外，第一斜率(Sll)和第二斜率(SI 2)中的每一个可以是绝对值。
[0092]在与第一边界113相距第一距离(L)的第一鳍形图案110中，第一鳍中心线(FACl)与第一侧壁I 1a之间的宽度可定义为第一宽度(Wl I)，并且第一鳍中心线(FAC1)与第二侧壁IlOb之间的宽度可定义为第二宽度(W12)。
[0093]在这些实施例中，在与第一边界113相距第一距离(L)的第一鳍形图案110中，第一侧壁IlOa的斜率(Sll)可以不同于第二侧壁IlOb的斜率(S12)，或者第一鳍中心线(FACl)与第一侧壁IlOa之间的宽度(Wll)可以不同于第一鳍中心线(FACl)与第二侧壁IlOb之间的宽度(W12)。
[0094]换言之，在与第一边界113相距第一距离(L)的第一鳍形图案110中，斜率或宽度可以不同，或者斜率和宽度均可以不同。
[0095]在图3B中，已经将与第一边界113相距第一距离(L)的第一鳍形图案110示出为第一鳍形图案的上部112，但是不限于此。
[0096]此外，第一鳍形图案110的第一侧壁I1a可包括第一拐点(pi)，第一鳍形图案110的第二侧壁IlOb可包括第二拐点(p2)。从第一边界113到第一拐点(Pl)的距离可由hi表示，从第一边界113到第二拐点(p2)的距离可由h2表示。
[0097]在根据本发明构思的一些实施例的半导体器件I中，从第一边界113到第一拐点(Pl)的距离(hi)可不同于从第一边界113到第二拐点(p2)的距离(h2)。
[0098]例如，第一侧壁(IlOa)的第一拐点(pi)和第二侧壁(IlOb)的第二拐点(p2)可包括在第一鳍形图案110的上部112中。换言之，第一侧壁(IlOa)的第一拐点(pi)和第二侧壁(IlOb)的第二拐点(p2)可以位于场绝缘薄膜105的上表面上。
[0099]现在参照图3C，将对示出根据本发明构思的一些实施例的半导体器件的修改示例的示图进行讨论。为了便于说明，将着重于上文讨论的实施例与图3C的实施例之间的区别来描述其修改示例，因此，为简明起见将不再重复上文讨论的细节。
[0100]如图3C所示，根据本发明构思的一些实施例的半导体器件的修改示例(Ia)还可包括突出结构(PRT)。突出结构(PRT)可由第一浅沟槽(Tl)底部的突出物形成，并且可形成为使其位于场绝缘薄膜105的上表面之下。突出结构(PRT)可位于第一浅沟槽(Tl)与第一深沟槽(DTl)的边界处。
[0101]在图3C中，突出结构(PRT)形成在第一鳍形图案110的一侧，然而，应当理解，本发明构思的实施例不限于此。换言之，突出结构(PRT)还可形成在第一鳍形图案110的两侧而没有脱离本发明构思的范围。
[0102]图4是示出根据本发明构思的一些实施例的半导体器件的布局图。图5是沿着图4的线B-B’截取的截面图。为了便于说明，将着重于上文讨论的实施例与图4和图5所示的实施例之间的区别来描述图4和图5的半导体器件。图5示出了除第一栅电极之外的鳍形图案和场绝缘薄膜。
[0103]现在参照图4和图5，根据本发明构思的一些实施例的半导体器件2还可包括第二鳍形图案120。第二鳍形图案120形成为与第一鳍形图案110直接相邻。
[0104]第二鳍形图案120可形成在衬底100的第一有源区(ACTl)中。第二鳍形图案120可在第一方向(X)上延伸。场绝缘薄膜105可与第二鳍形图案120的一部分接触。
[0105]第二鳍形图案120可由具有第一深度的第一浅沟槽(Tl)限定。第一浅沟槽(Tl)布置在第一鳍形图案110与第二鳍形图案120之间以使第一鳍形图案110与第二鳍形图案120分离。第一浅沟槽(Tl)可布置在第二鳍形图案120的两侧。
[0106]第二鳍形图案120可包括彼此相对的第三侧壁120a和第四侧壁120b。第二鳍形图案120可包括上部122和下部121。此外，第二鳍形图案120可包括第二鳍形图案120的上部122与第二鳍形图案120的下部121之间的第二边界123。
[0107]使第一鳍形图案110与第二鳍形图案120分离的第一浅沟槽(Tl)可布置在第一鳍形图案110的第二侧壁I 1b与第二鳍形图案120的第三侧壁120a之间。限定第一有源区(ACTl)的第一深沟槽(DTl)可形成为分别邻近于第一鳍形图案110的第一侧壁IlOa和第二鳍形图案120的第四侧壁120b。
[0108]场绝缘薄膜105可与第二鳍形图案120的一部分接触。在第二鳍形图案120中，其下部121可以接触场绝缘薄膜105，并且其上部122可以不接触场绝缘薄膜105。
[0109]此外，第二鳍形图案120可包括第二鳍中心线(FAC2)，其垂直于第二边界123并与第二鳍形图案120的顶部交会。换言之，第二鳍中心线(FAC2)可与第二鳍形图案120的上部122的顶部交会。
[0110]在根据本发明构思的一些实施例的半导体器件2中，第一鳍形图案110的第一侧壁110a与第二侧壁IlOb可以相对于第一鳍中心线(FACl)不对称，并且第二鳍形图案120的第三侧壁120a与第四侧壁120b可以相对于第二鳍中心线(FAC2)不对称。
[0111]例如，第二鳍形图案120的上部122的第三侧壁120a与第二鳍形图案120的上部122的第四侧壁120b可以相对于第二鳍中心线(FAC2)不对称。
[0112]在与第二边界123相距第一距离(L)的第二鳍形图案120中，第三侧壁120a的斜率定义为第三斜率(S21)，并且第四侧壁120b的斜率定义为第四斜率(S22)。此外，在与第二边界123相距第一距离(L)的第二鳍形图案120中，第二鳍中心线(FAC2)与第三侧壁120a之间的宽度可定义为第三宽度(W21)，并且第二鳍中心线(FAC2)与第四侧壁120b之间的宽度可定义为第四宽度(W22)。
[0113]在这些实施例中，在与第二边界123相距第一距离(L)的第二鳍形图案120中，第三侧壁120a的斜率(S21)可以不同于第四侧壁120b的斜率(S22)，或者第二鳍中心线(FAC2)与第三侧壁120a之间的宽度(W21)可以不同于第二鳍中心线(FAC2)与第四侧壁120b之间的宽度(W22)。
[0114]此外，可以在第一鳍中心线(FACl)与第二鳍中心线(FAC2)之间定义与第一鳍中心线(FACl)和第二鳍中心线(FAC2)相距相同距离的第一场中心线(FOCl)。
[0115]在根据本发明构思的一些实施例的半导体器件2中，第一鳍形图案110和第二鳍形图案120可以相对于第一场中心线(FOCl)对称。第一鳍形图案110的第二侧壁IlOb和第二鳍形图案120的第三侧壁120a可以相对于第一场中心线(FOCl)对称，并且第一鳍形图案110的第一侧壁IlOa和第二鳍形图案120的第四侧壁120b可以相对于第一场中心线(FOCl)对称。
[0116]例如，第三侧壁120a的斜率(S21)可以实质上等于第二侧壁IlOb的斜率(S12)，并且第四侧壁120b的斜率(S22)可以实质上等于第一侧壁IlOa的斜率(Sll)。此外，第一鳍中心线(FACl)与第一侧壁IlOa之间的宽度(Wll)可实质上等于第二鳍中心线(FAC2)与第四侧壁120b之间的宽度(W22)，并且第一鳍中心线(FACl)与第二侧壁IlOb之间的宽度(W12)可实质上等于第二鳍中心线(FAC2)与第三侧壁120a之间的宽度(W21)。
[0117]图6是示出根据本发明构思的一些实施例的半导体器件的布局图。图7是沿着图6的线B-B’截取的截面图。为了便于说明，将着重于上文讨论的实施例与图6和图7所示的实施例之间的区别来描述图6和图7所示的根据本发明构思的一些实施例的半导体器件。图7示出了除第一栅电极之外的鳍形图案和场绝缘薄膜。
[0118]参照图6和图7，根据本发明构思的一些实施例的半导体器件3还可包括第三鳍形图案130。第三鳍形图案130可形成在第二鳍形图案120与第一深沟槽(DTl)之间。
[0119]第三鳍形图案130可形成在衬底100的第一有源区(ACTl)中。第三鳍形图案130可在第一方向(X)上延伸。场绝缘薄膜105可与第三鳍形图案130的一部分接触。
[0120]第三鳍形图案130可由具有第一深度的第一浅沟槽(Tl)限定。第一浅沟槽(Tl)布置在第二鳍形图案120与第三鳍形图案130之间以使第二鳍形图案120与第三鳍形图案130分离。第一浅沟槽(Tl)可布置在第三鳍形图案130的两侧。
[0121]第三鳍形图案130可包括彼此相对的第五侧壁130a和第六侧壁130b。第三鳍形图案130可包括上部132和下部131。此外，第三鳍形图案130可包括第三鳍形图案130的上部132与第三鳍形图案130的下部131之间的第三边界133。
[0122]在第三鳍形图案130中，其下部131可以接触场绝缘薄膜105，并且其上部132可以不接触场绝缘薄膜105。
[0123]此外，第三鳍形图案130可包括第三鳍中心线(FAC3)，其垂直于第三边界133并与第三鳍形图案130的顶部交会。换言之，第三鳍中心线(FAC3)可与第三鳍形图案130的上部132的顶部交会。
[0124]在根据本发明构思的一些实施例的半导体器件3中，第三鳍形图案130的第五侧壁130a与第六侧壁130b可以相对于第三鳍中心线(FAC3)不对称。例如，第三鳍形图案130的上部132的第五侧壁130a与第三鳍形图案130的上部132的第六侧壁130b可以相对于第三鳍中心线(FAC3)不对称。
[0125]此外，可以在第二鳍中心线(FAC2)与第三鳍中心线(FAC3)之间定义与第二鳍中心线(FAC2)和第三鳍中心线(FAC3)相距相同距离的第二场中心线(F0C2)。
[0126]在根据本发明构思的一些实施例的半导体器件3中，第二鳍形图案120和第三鳍形图案130可以相对于第二场中心线(F0C2)对称。第二鳍形图案120的第四侧壁120b和第三鳍形图案130的第五侧壁130a可以相对于第二场中心线(F0C2)对称，并且第二鳍形图案120的第三侧壁120a和第三鳍形图案130的第六侧壁130b可以相对于第二场中心线(F0C2)对称。
[0127]现在参照图8，将对示出根据本发明构思的一些实施例的半导体器件的示图进行讨论。为了便于说明，将着重于上文讨论的实施例与图8所示的实施例之间的区别来描述根据图8所示的实施例的半导体器件。
[0128]现在参照图8，在根据本发明构思的一些实施例的半导体器件4中，第三鳍形图案130可以相对于第三鳍中心线(FAC3)对称。
[0129]具体地，第三鳍形图案130的第五侧壁130a与第三鳍形图案130的第六侧壁130b可以相对于第三鳍中心线(FAC3)彼此对称。因此，第二鳍形图案120和第三鳍形图案130可以彼此不对称。
[0130]与图8中示出的不同，可以将相对于第三鳍中心线(FAC3)对称的第三鳍形图案130形成在不是第一有源区(ACT1)的另一个有源区中。
[0131]图9是示出根据本发明构思的一些实施例的半导体器件的示图。为了便于说明，将着重于上文讨论的实施例与图9所示的实施例之间的区别来描述图9所示的半导体器件。
[0132]参照图9，在根据本发明构思的一些实施例的半导体器件5中，第三鳍形图案130可布置在第一鳍形图案110与第二鳍形图案120之间。第三鳍形图案130可相对于第三鳍中心线(FAC3)对称。
[0133]此外，位于第一鳍中心线(FACl)与第二鳍中心线(FAC2)之间与第一鳍中心线(FACl)和第二鳍中心线(FAC2)相距相同距离的第一场中心线(FOCl)可被限定在第三鳍形图案130中。
[0134]在图9中，已经将第三鳍形图案130的第三鳍中心线(FAC3)和第一场中心线(FOCl)示为限定在相同位置;然而，本发明构思的各实施例不限于这种配置。
[0135]图10是示出根据本发明构思的一些实施例的半导体器件。图11是沿着图10的线B-B’截取的截面图。为了便于说明，将着重于上文讨论的实施例与图10所示的实施例之间的区别来讨论图10所示的半导体器件。图11示出了除第一栅电极之外的第一鳍图案和场绝缘薄膜。
[0136]参照图10和图11，在根据本发明构思的一些实施例的半导体器件6中，第一鳍形图案110可形成在第一有源区(ACTl)中，第二鳍形图案120可形成在第二有源区(ACT2)中。
[0137]第一鳍形图案110和第二鳍形图案120中的每一个可由具有第一深度的第一浅沟槽(Tl)限定。
[0138]然而，第一有源区(ACTl)和第二有源区(ACT2)可由具有第二深度的第一深沟槽(DTl)以及具有第三深度的第二深沟槽(DT2)限定。第一有源区(ACTl)和第二有源区(ACT2)可通过具有第三深度的第二深沟槽(DT2)分离。
[0139]换言之，具有第三深度的第二深沟槽(DT2)位于第一鳍形图案110的第二侧壁IlOb与第二鳍形图案120的第三侧壁120a之间。具有第二深度的第一深沟槽(DTl)形成为邻近于第一鳍形图案110的第一侧壁IlOa和第二鳍形图案120的第四侧壁120b。
[0140]在根据本发明构思的一些实施例的半导体器件6中，第一深沟槽(DTl)的第二深度可等于或大于第二深沟槽(DT2)的第三深度。
[0141]由于第一鳍形图案110和第二鳍形图案120的负载效应，导致第二深沟槽(DT2)的第三深度可小于第一深沟槽(DTl)的第二深度。
[0142]在根据本发明构思的一些实施例的半导体器件6中，第一鳍形图案110的第一侧壁110a与第二侧壁IlOb可以相对于第一鳍中心线(FACl)不对称，第二鳍形图案120的第三侧壁120a与第四侧壁120b可以相对于第二鳍中心线(FAC2)不对称。
[0143]如图11所示，已经将第一鳍形图案110和第二鳍形图案120示为相对于第二深沟槽(DT2)对称，但是这仅仅是为了便于说明，而不是限制于此。
[0144]图12是示出根据本发明构思的一些实施例的半导体器件的布局图。图13是沿着图12的线C-C’截取的截面图。为了便于说明，将着重于上文讨论的实施例与图12所示的实施例之间的区别来描述图12所示的半导体器件。图13示出了除第一栅电极和第二栅电极之外的鳍形图案和场绝缘薄膜。
[0145]参照图12和图13，可利用第一深沟槽(DTl)来限定彼此间隔开的第一有源区(ACT1)和第三有源区(ACT3)。
[0146]第一鳍形图案110可形成在衬底100的第一有源区(ACTl)中，并且第四鳍形图案140和第五鳍形图案150可形成在衬底100的第三有源区(ACT3)中。第四鳍形图案140和第五鳍形图案150可彼此直接相邻。
[0147]第一鳍形图案110可由具有小于第一深沟槽(DTl)深度的第一深度的第一浅沟槽(Tl)限定。
[0148]第四鳍形图案140和第五鳍形图案150可由具有小于第一深沟槽(DTl)深度的第四深度的第二浅沟槽(T2)限定。第二浅沟槽(T2)布置在第四鳍形图案140与第五鳍形图案150之间以使第四鳍形图案140与第五鳍形图案150分离。
[0149]场绝缘薄膜105可形成为至少填充第一浅沟槽(Tl)的一部分、第二浅沟槽(T2)的一部分以及第一深沟槽(DTl)的一部分。
[0150]第一栅电极210可在第二方向(Y)上延伸以与第一鳍形图案110交叉，第二栅电极220可在第二方向(Y)上延伸以与第四鳍形图案140和第五鳍形图案150交叉。
[0151]第二栅电极220的描述与第一栅电极210的描述实质上相同。因此，为简明起见将省略第二栅电极220的描述。
[0152]与图12中示出的不同，可以将第一栅电极210和第二栅电极220彼此连接。
[0153]第四鳍形图案140可包括彼此相对的第七侧壁140a和第八侧壁140b。第四鳍形图案140可包括不接触场绝缘薄膜105的上部142以及接触场绝缘薄膜105的下部141。第四鳍形图案140可包括第四鳍形图案140的上部142与第四鳍形图案140的下部141之间的第四边界143。此外，第四鳍形图案140可包括第四鳍中心线(FAC4)，其垂直于第四边界143并与第四鳍形图案140的顶部交会。
[0154]第五鳍形图案150可包括彼此相对的第九侧壁150a和第十侧壁150b。第五鳍形图案150可包括不接触场绝缘薄膜105的上部152以及接触场绝缘薄膜105的下部151。第五鳍形图案150可包括第五鳍形图案150的上部152与第五鳍形图案150的下部151之间的第五边界153。此外，第五鳍形图案150可包括第五鳍中心线(FAC5)，其垂直于第五边界153并与第五鳍形图案150的顶部交会。
[0155]在根据本发明构思的一些实施例的半导体器件7中，第四鳍形图案140的第七侧壁140a与第八侧壁140b可以相对于第四鳍中心线(FAC4)不对称，并且第五鳍形图案150的第九侧壁150a与第十侧壁150b可以相对于第五鳍中心线(FAC5)不对称。
[0156]例如，第四鳍形图案140的上部142的第七侧壁140a与第四鳍形图案140的上部142的第八侧壁140b可以相对于第四鳍中心线(FAC4)不对称，并且第五鳍形图案150的上部152的第九侧壁150a与第五鳍形图案150的上部152的第十侧壁150b可以相对于第五鳍中心线(FAC5)不对称。
[0157]此外，可以在第四鳍中心线(FAC4)与第五鳍中心线(FAC5)之间定义与第四鳍中心线(FAC4)和第五鳍中心线(FAC5)相距相同距离的第三场中心线(F0C3)。
[0158]在根据本发明构思的一些实施例的半导体器件7中，第四鳍形图案140和第五鳍形图案150可以相对于第三场中心线(F0C3)对称。第四鳍形图案140的第八侧壁140b与第五鳍形图案150的第九侧壁150a可以相对于第三场中心线(F0C3)对称，并且第四鳍形图案140的第七侧壁140a与第五鳍形图案150的第十侧壁150b可以相对于第三场中心线(F0C3)对称。
[0159]图14是示出根据本发明构思的一些实施例的半导体器件的布局图。为了便于说明，将着重于上文讨论的实施例与图14所示的实施例之间的区别来描述图14所示的半导体器件。在沿着图14的线C-C’截取的截面图中，第三有源区(ACT3)可以类似于图7至图9的有源区中的任意一个。
[0160]参照图14，根据本发明构思的一些实施例的半导体器件8还可包括形成在衬底100的第三有源区(ACT3)中的第六鳍形图案160。
[0161]第六鳍形图案160可在第一方向(X)上延伸。第四鳍形图案140、第五鳍形图案150和第六鳍形图案160可顺序地形成在第二方向(Y)上。
[0162]与第四鳍形图案140和第五鳍形图案150类似，第六鳍形图案160可以不对称；然而，本发明构思的各实施例不限于此。与图8中的第三鳍形图案130类似，第六鳍形图案160也可以对称。
[0163]与图14中示出的不同的是，第六鳍形图案160也可布置在第四鳍形图案140与第五鳍形图案150之间。
[0164]图15是根据本发明构思的一些实施例的半导体器件的布局图。为了便于说明，将着重于上文讨论的实施例与图15所示的实施例之间的区别来描述图15所示的半导体器件。在沿着图15的线C-C’截取的截面图中，第一有源区(ACTl)可以类似于图7至图9的有源区中的任意一个。
[0165]参照图15，根据本发明构思的一些实施例的半导体器件9还可包括形成在衬底100的第一有源区(ACTl)中的第二鳍形图案120和第三鳍形图案130。第二鳍形图案120可与第一鳍形图案110直接相邻。
[0166]第二鳍形图案120可相对于第二鳍中心线(FAC2)不对称。换言之，第二鳍形图案120的第三侧壁120a与第四侧壁120b可以相对于第二鳍中心线(FAC2)不对称。
[0167]此外，第一鳍形图案110和第二鳍形图案120可以相对于第一场中心线(FOCl)对称。
[0168]当沿着图15的线C-C’截取的截面图与图7相同时，第三鳍形图案130可以相对于第三鳍中心线(FAC3)不对称。
[0169]与此不同的是，当沿着图15的线C-C’截取的截面图与图8相同时，第三鳍形图案130可以相对于第三鳍中心线(FAC3)对称。
[0170]现在参照图16，将对示出包括有根据本发明构思的一些实施例的半导体器件的存储卡的框图进行讨论。如图16所示，包括有根据本发明构思的一些实施例的半导体器件的存储器1210可用于存储卡1200中。存储卡1200还可包括用于控制主机1230与存储器1210之间的数据交换的存储器控制器1220 ARAM 1221可用作中央处理单元(CPU)1222的操作存储器。主机接口 1223可包括用于通过连接主机1230与存储卡1200而进行数据交换的协议。纠错码1224用于检测和校正从存储器1210读取的错误。存储器接口 1225用于与存储器1210连接。中央处理单元(CPU) 1222用于执行与存储器控制器1220的数据交换相关联的总体控制操作。
[0171]现在参照图17，将对包括有根据本发明构思的一些实施例的半导体器件的信息处理系统的框图进行讨论。如图17所示，信息处理系统1300还可包括含有根据本发明构思的一些实施例的半导体器件的存储器系统1310。信息处理系统1300可包括存储器系统1310、调制解调器1320、中央处理单元(CPU)1330、RAM 1340以及用户接口 1350，其中的每一个电连接至系统总线1360。存储器系统1310可包括存储器1311和存储器控制器1312，并且可具有与图16所示的存储卡实质上相同的配置。由中央处理单元(CPUH330处理的数据或从外部装置接收的数据可存储在存储器系统1310中。信息处理系统1300可应用于存储卡、SSD、摄像头图像传感器以及其他各种芯片组。例如，存储器系统1310可配置为使用SSD，并且这种情况下，信息处理系统1300可以稳定可靠地处理大量数据。
[0172]现在参照图18，将对包括有根据本发明构思的一些实施例的半导体器件的电子装置的框图进行讨论。如图18所示，电子装置1400可包括根据本发明构思的一些实施例的半导体器件。电子装置1400可用于无线通信设备(例如，PDA、笔记本计算机、便携计算机、上网平板、无线电话和无线数字音乐播放器)或者用于在无线通信环境中进行信息通信的各种设备中。
[0173]电子装置1400可包括控制器1410、输入/输出(I/O)单元1420、存储器1430以及无线接口 1440。在这些实施例中，存储器1430可包括根据本发明构思的一些实施例的半导体器件。控制器1410可包括微处理器、数字信号处理器或与其类似的处理器。存储器1430可用于存储由控制器1410处理的命令(或用户数据)。无线接口 1440可用于通过无线数据网络进行数据通信。无线接口 1440可包括天线和/或无线收发机。电子装置1400可以使用第三代通信系统协议，例如 CDMA、GSM、NADC、E-TDMA、WCDMA 和 CDMA2000。
[0174]虽然已经参照其示例性实施例具体呈现并描述了本发明构思，但是本领域普通技术人员将会理解，在不背离如随附权利要求所限定的本发明构思的精神和范围的前提下，能够在形式和细节上进行各种改变。因此，期望将这些实施例在各方面视为示意性的而非限制性的，参照所附权利要求而不是上面的描述来表明本发明的范围。
【主权项】
1.一种半导体器件，包括: 第一鳍形图案，其包括彼此相对的第一侧壁和第二侧壁；以及 场绝缘薄膜，其与所述第一鳍形图案的至少一部分接触， 其中，所述第一鳍形图案包括: 与所述场绝缘薄膜接触的第一鳍形图案的下部； 不与所述场绝缘薄膜接触的第一鳍形图案的上部； 第一边界，其位于所述第一鳍形图案的下部与所述第一鳍形图案的上部之间；以及 第一鳍中心线，其垂直于所述第一边界且与所述第一鳍形图案的上部的顶部交会;并且 其中，所述第一鳍形图案的上部的第一侧壁与所述第一鳍形图案的上部的第二侧壁相对于所述第一鳍中心线不对称。2.根据权利要求1所述的半导体器件: 其中，在与所述第一边界相距第一距离的所述第一鳍形图案的上部中，所述第一侧壁的斜率被定义为第一斜率，所述第二侧壁的斜率被定义为第二斜率，所述第一鳍中心线与所述第一侧壁之间的宽度被定义为第一宽度，并且所述第一鳍中心线与所述第二侧壁之间的宽度被定义为第二宽度;并且 其中，所述第一斜率与所述第二斜率彼此不同，或者所述第一宽度与所述第二宽度彼此不同。3.根据权利要求1所述的半导体器件: 其中，所述第一侧壁包括第一拐点，并且所述第二侧壁包括第二拐点;并且其中，从所述第一边界到所述第一拐点的距离不同于从所述第一边界到所述第二拐点的距离。4.根据权利要求3所述的半导体器件，其中，所述第一拐点和所述第二拐点位于所述场绝缘薄膜的上表面的上方。5.根据权利要求1所述的半导体器件，还包括: 第二鳍形图案，其包括彼此相对的第三侧壁和第四侧壁，并且与所述第一鳍形图案直接相邻； 第一沟槽，其位于所述第一鳍形图案的第二侧壁与所述第二鳍形图案的第三侧壁之间，所述第二侧壁与所述第三侧壁彼此面对;以及 第二沟槽，其邻近于所述第一鳍形图案的第一侧壁以及所述第二鳍形图案的第四侧壁， 其中，所述场绝缘薄膜填充所述第一沟槽的至少一部分以及所述第二沟槽的至少一部分； 其中，所述第二鳍形图案包括: 与所述场绝缘薄膜接触的第二鳍形图案的下部； 不与所述场绝缘薄膜接触的第二鳍形图案的上部； 第二边界，其位于所述第二鳍形图案的下部与所述第二鳍形图案的上部之间；以及 第二鳍中心线，其垂直于所述第二边界且与所述第二鳍形图案的上部的顶部交会，并且 其中，所述第二鳍形图案的上部的第三侧壁与所述第二鳍形图案的上部的第四侧壁相对于所述第二鳍中心线不对称。6.根据权利要求5所述的半导体器件: 其中，所述第一沟槽限定所述第一鳍形图案和所述第二鳍形图案； 其中，所述第一沟槽的第一深度小于所述第二沟槽的第二深度； 其中，在所述第一鳍中心线与所述第二鳍中心线之间定义了与所述第一鳍中心线和所述第二鳍中心线相距相同距离的场中心线;并且 其中，所述第一鳍形图案的上部的第二侧壁与所述第二鳍形图案的上部的第三侧壁相对于所述场中心线对称。7.根据权利要求6所述的半导体器件: 其中，所述第一沟槽位于所述第二鳍形图案的两侧； 其中，所述半导体器件还包括位于所述第二鳍形图案与所述第二沟槽之间的第三鳍形图案，其由所述第一沟槽限定并包括彼此相对的第五侧壁和第六侧壁； 其中，所述第三鳍形图案包括: 与所述场绝缘薄膜接触的第三鳍形图案的下部； 不与所述场绝缘薄膜接触的第三鳍形图案的上部； 第三边界，其位于所述第三鳍形图案的下部与所述第三鳍形图案的上部之间；以及 第三鳍中心线，其垂直于所述第三边界且与所述第三鳍形图案的上部的顶部交会;并且 其中，所述第三鳍形图案的上部的第五侧壁与所述第三鳍形图案的上部的第六侧壁相对于所述第三鳍中心线不对称。8.根据权利要求5所述的半导体器件: 其中，所述第一沟槽的第一深度等于或小于所述第二沟槽的第二深度;并且 其中，所述第一沟槽和所述第二沟槽限定有源区。9.根据权利要求1所述的半导体器件，还包括: 第二鳍形图案，其包括彼此相对的第三侧壁和第四侧壁， 其中所述第二鳍形图案包括: 与所述场绝缘薄膜接触的第二鳍形图案的下部； 不与所述场绝缘薄膜接触的第二鳍形图案的上部； 第二边界，其位于所述第二鳍形图案的下部与所述第二鳍形图案的上部之间；以及 第二鳍中心线，其垂直于所述第二边界且与所述第二鳍形图案的上部的顶部交会;并且 其中，所述第二鳍形图案的第三侧壁与所述第二鳍形图案的第四侧壁相对于所述第二鳍中心线对称。10.根据权利要求1所述的半导体器件，还包括与所述第一鳍形图案交叉的栅电极。11.一种半导体器件，包括: 第一沟槽，其具有第一深度并且限定第一鳍形图案； 位于所述第一鳍形图案两侧的第二沟槽，其具有大于所述第一深度的第二深度；以及 场绝缘薄膜，其填充所述第一沟槽的至少一部分和所述第二沟槽的至少一部分， 其中，所述第一鳍形图案包括: 与所述场绝缘薄膜接触的第一鳍形图案的下部； 不与所述场绝缘薄膜接触的第一鳍形图案的上部； 第一边界，其位于所述第一鳍形图案的下部与所述第一鳍形图案的上部之间；以及 第一鳍中心线，其垂直于所述第一边界且与所述第一鳍形图案的上部的顶部交会;并且 其中，所述第一鳍形图案的第一侧壁与所述第一鳍形图案的第二侧壁相对于所述第一鳍中心线不对称。12.根据权利要求11所述的半导体器件: 其中，在与所述第一边界相距第一距离的第一鳍形图案中，所述第一侧壁的斜率被定义为第一斜率，所述第二侧壁的斜率被定义为第二斜率，所述第一鳍中心线与所述第一侧壁之间的宽度被定义为第一宽度，并且所述第一鳍中心线与所述第二侧壁之间的宽度被定义为第二宽度;并且 其中，所述第一斜率与所述第二斜率彼此不同，或者所述第一宽度与所述第二宽度彼此不同。13.根据权利要求11所述的半导体器件，还包括: 第二鳍形图案，其由所述第一沟槽限定并且位于所述第一鳍形图案与所述第二沟槽之间， 其中，所述第二鳍形图案包括: 与所述场绝缘薄膜接触的第二鳍形图案的下部； 不与所述场绝缘薄膜接触的第二鳍形图案的上部； 第二边界，其位于所述第二鳍形图案的下部与所述第二鳍形图案的上部之间；以及 第二鳍中心线，其垂直于所述第二边界且与所述第二鳍形图案的上部的顶部交会;并且 其中，所述第二鳍形图案的第三侧壁与所述第二鳍形图案的第四侧壁相对于所述第二鳍中心线不对称。14.根据权利要求13所述的半导体器件: 其中，所述第一鳍形图案的第二侧壁与所述第二鳍形图案的第三侧壁彼此面对并且所述场绝缘薄膜位于其间， 其中，在所述第一鳍中心线与所述第二鳍中心线之间定义了与所述第一鳍中心线和所述第二鳍中心线相距相同距离的场中心线;并且 其中，所述第一鳍形图案的第二侧壁与所述第二鳍形图案的第三侧壁相对于所述场中心线对称。15.根据权利要求14所述的半导体器件，还包括位于所述第一鳍形图案与所述第二鳍形图案之间的由所述第一沟槽限定的第三鳍形图案。16.根据权利要求11所述的半导体器件，其中，所述第二沟槽限定有源区。17.一种半导体器件，包括: 第一沟槽，其具有第一深度并且限定彼此间隔开的第一有源区和第二有源区； 第二沟槽，其具有小于所述第一深度的第二深度，并且在所述第一有源区中限定第一鱼耆形图案； 第三沟槽，其具有小于所述第一深度的第三深度，并且在所述第二有源区中限定第二鳍形图案和第三鳍形图案；以及 场绝缘薄膜，其填充所述第一沟槽的至少一部分、所述第二沟槽的至少一部分以及所述第三沟槽的至少一部分， 其中，所述第一鳍形图案包括: 与所述场绝缘薄膜接触的第一鳍形图案的下部； 不与所述场绝缘薄膜接触的第一鳍形图案的上部； 第一边界，其位于所述第一鳍形图案的下部与所述第一鳍形图案的上部之间；以及 第一鳍中心线，其垂直于所述第一边界且与所述第一鳍形图案的上部的顶部交会； 其中，所述第二鳍形图案包括: 与所述场绝缘薄膜接触的第二鳍形图案的下部； 不与所述场绝缘薄膜接触的第二鳍形图案的上部； 第二边界，其位于所述第二鳍形图案的下部与所述第二鳍形图案的上部之间；以及 第二鳍中心线，其垂直于所述第二边界且与所述第二鳍形图案的上部的顶部交会； 其中，所述第一鳍形图案的第一侧壁与所述第一鳍形图案的第二侧壁相对于所述第一鳍中心线不对称;并且 其中，所述第二鳍形图案的第三侧壁与所述第二鳍形图案的第四侧壁相对于所述第二鳍中心线不对称。18.根据权利要求17所述的半导体器件，其中，所述第三鳍形图案包括: 与所述场绝缘薄膜接触的第三鳍形图案的下部； 不与所述场绝缘薄膜接触的第三鳍形图案的上部； 第三边界，其位于所述第三鳍形图案的下部与所述第三鳍形图案的上部之间；以及 第三鳍中心线，其垂直于所述第三边界且与所述第三鳍形图案的上部的顶部交会;并且 所述第三鳍形图案的第五侧壁与所述第三鳍形图案的第六侧壁相对于所述第三鳍中心线不对称。19.根据权利要求18所述的半导体器件: 其中，所述第二鳍形图案和所述第三鳍形图案彼此直接相邻， 其中，所述第二鳍形图案的第四侧壁与所述第三鳍形图案的第五侧壁彼此面对并且所述场绝缘薄膜位于其间； 其中，在所述第二鳍中心线与所述第三鳍中心线之间定义了与所述第二鳍中心线和所述第三鳍中心线相距相同距离的场中心线;并且 其中，所述第二鳍形图案的第四侧壁与所述第三鳍形图案的第五侧壁相对于所述场中心线对称。20.根据权利要求17所述的半导体器件，还包括由所述第二沟槽限定的第四鳍形图案和第五鳍形图案， 其中，所述第四鳍形图案包括第四鳍中心线;并且 其中，所述第四鳍形图案关于所述第四鳍中心线不对称。
【文档编号】H01L29/78GK105826384SQ201610028951
【公开日】2016年8月3日
【申请日】2016年1月15日
【发明人】刘庭均, 朴世玩, 成百民, 郑宝哲
【申请人】三星电子株式会社