鳍式场效应晶体管的制作方法

本发明实施例涉及鳍式场效应晶体管。

背景技术：

随着半导体器件的尺寸不断缩小，已经开发出诸如鳍式场效应晶体管(finfet)的三维多栅极结构以代替平面互补金属氧化物半导体(cmos)器件。finfet的结构性特征是从衬底的表面垂直延伸的硅基膜，并且包裹环绕由鳍形成的导电沟道的栅极进一步提供了对沟道的更好的电控制。

目前，finfet已经应用于各种应用。在一些高功率应用中，目前制造的finfet不能满足高功率的要求。因此，如何提高finfet的饱和电流和电流密度对本领域技术人员非常重要。

技术实现要素：

根据本发明的一个实施例，提供了一种鳍式场效应晶体管(finfet)，包括：衬底，包括多个沟槽和位于所述沟槽之间的至少一个半导体鳍，其中，所述半导体鳍包括至少一个槽，所述至少一个槽位于所述半导体鳍的顶面上；多个绝缘体，位于所述沟槽中；以及栅极堆叠件，部分地覆盖所述半导体鳍、所述至少一个槽和所述绝缘体。

根据本发明的另一实施例，还提供了一种鳍式场效应晶体管(finfet)，包括：衬底，包括多个沟槽和位于所述沟槽之间的至少一个半导体鳍，其中，所述半导体鳍包括至少一个槽，所述至少一个槽位于所述半导体鳍的顶面上；多个绝缘体，位于所述沟槽中；栅极介电层，部分地覆盖所述半导体鳍、所述至少一个槽和所述绝缘体；以及栅极，设置在所述栅极介电层上，其中，所述栅极介电层共形地覆盖所述槽以及所述至少一个槽被所述栅极的部分填充。

根据本发明的又一实施例，还提供了一种鳍式场效应晶体管(finfet)，包括：衬底，包括多个沟槽和位于所述沟槽之间的至少一个半导体鳍，其中，所述半导体鳍包括基体和从所述基体向上突出的多个突出件，以及所述突出件彼此隔开；多个绝缘体，位于所述沟槽中；以及栅极堆叠件，部分地覆盖所述基体、所述突出件和所述绝缘体。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。

图1示出了根据本发明的一些实施例的用于制造finfet的方法的流程图。

图2a至图2k是根据一些实施例的用于制造半导体器件的方法的立体图。

图3是沿着图2f的线i-i’所截取的截面图。

具体实施方式

下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。

此外，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且通过在本文中使用的空间关系描述符可同样地作相应地解释。

本发明的实施例描述了finfet的示例性制造工艺。在本发明的特定实施例中，finfet可以形成在块状硅衬底上。此外，finfet可以形成在绝缘体上硅(soi)衬底上或者可选地绝缘体上锗(goi)衬底上作为可选方式。此外，根据一些实施例，硅衬底可以包括其他导电层或其他半导体元件，诸如晶体管、二极管等。该实施例不限定在该上下文中。

图1示出了根据本发明的一些实施例的用于制造finfet的方法的流程图。参照图1,该方法至少包括步骤s10、步骤s20、步骤s30和步骤s40。然后，在步骤s10中，图案化衬底，以在衬底中形成多个沟槽以及在沟槽之间形成至少一个半导体鳍。然后，在步骤s20中，多个绝缘体形成在衬底上并位于沟槽中。例如，绝缘体是用于绝缘半导体鳍的浅沟槽隔离(sti)结构。在步骤s30中，至少一个槽形成在半导体鳍的顶面上。其后，在步骤s40中，形成栅极堆叠件以部分地覆盖半导体鳍、至少一个凹槽和绝缘体。应该注意，上述步骤s20和步骤s30的顺序并不限定。在一些实施例中，可以在步骤s30之前实施步骤s20。在可选地实施例中，可以在步骤s30之后实施步骤s20。

图2a是处于制造方法的各个阶段之一的半导体器件的立体图。在图1的步骤s10中以及如图2a所示，提供了衬底100。在一个实施例中，该衬底100包括晶体硅衬底(例如，晶圆)。根据设计要求(例如，p型衬底或n型衬底)，该衬底100可以包括各种掺杂区。在一些实施例中，掺杂区可以掺杂有p型和/或n型掺杂剂。例如，掺杂区可掺杂p型掺杂剂(诸如硼或bf2)、n型掺杂剂(诸如磷或砷)和/或它们的组合。掺杂区可配置为用于n型finfet，p型finfet或它们的组合。在一些可选实施例中，该衬底100可以由一些其他合适的元素半导体(诸如金刚石或锗)、合适的化合物半导体(诸如砷化镓、碳化硅、砷化铟、或磷化铟)或合适的合金半导体材料(诸如碳化硅锗，磷砷化镓或磷铟化镓)制成。

在一个实施例中，在衬底100上依次形成垫层102a和掩模层102b。例如，垫层102a可以是通过热氧化工艺形成的氧化硅薄膜。垫层102a可用作衬底100和掩模层102b之间的粘合层。此外，垫层102a也可以用作蚀刻掩模层102b的蚀刻停止层。在至少一个实施例中，例如，掩模层102b是由氮化硅层通过低压化学汽相沉积(lpcvd)和等离子增强化学汽相沉积(pecvd)形成的。然后，具有预定图案的图案化的光刻胶层104形成在掩模层102b上。

图2b是处于制造方法的各个阶段之一的半导体器件的立体图。在图1中的步骤s10中，并且如图2a和图2b所示，依次蚀刻未被图案化的光刻胶层104覆盖的掩模层102b和垫层102a以形成图案化的掩模层102b’和图案化的垫层102a’以暴露下面的衬底100。通过使用图案化的掩模层102b’、图案化的垫层102a’和图案化的光刻胶层104作为掩模，暴露和蚀刻衬底100的部分以形成沟槽106和至少一个半导体鳍108。图2中示出的半导体鳍108的数量仅仅用于示意性的目的，在一些可选地实施例中，根据实际设计需要可以形成两个或更多的平行的半导体鳍。图案化衬底100之后，半导体鳍108被图案化的掩模层102b’、图案化的垫层102a’和图案化的光刻胶层104覆盖。两个邻近的沟槽106被半导体鳍108间隔开。例如，半导体鳍108具有宽度w鳍和高度h鳍。半导体鳍108的宽度w鳍可以在从约20nm至约50nm的范围内，以及半导体鳍108的高度h鳍可以在从约20nm至约50nm的范围内。半导体鳍108的高度h鳍基本上等于沟槽106的深度。

在形成沟槽106和半导体鳍108之后，从图案化的掩模层102b’顶面去除图案化的光刻胶层104。在一个实施例中，可以实施可选的清洗工艺以去除半导体衬底100a和半导体鳍108的原生氧化物。可以使用稀释的氢氟酸(dhf)或其他合适的清洗溶液来实施清洗工艺。

图2c是处于制造方法的各个阶段之一的半导体器件的立体图。在图1的步骤s20中，并且如图2b至图2c所示，在衬底100a上形成绝缘材料110以覆盖半导体鳍108和填充沟槽106。除了半导体鳍108之外，绝缘材料110进一步覆盖图案化的垫层102a’和图案化的掩模层102b’。绝缘材料110可包括氧化硅、氮化硅、氮氧化硅，旋涂介电材料或低k介电材料。可通过高密度等离子体化学汽相沉积(hdp-cvd)、次大气压cvd(sacvd)或旋涂形成绝缘材料110。

图2d是处于制造方法的各个阶段之一的半导体器件的立体图。在图1中的步骤s20中，并且如图2c至图2d所示，例如，实施化学机械抛光工艺(cmp)以去除绝缘材料110的部分、图案化的掩模层102b’和图案化的垫层102a’直到暴露半导体鳍108的顶面t2。如图2d所示，在抛光绝缘材料110之后，剩余且抛光的绝缘材料110的顶面与半导体鳍108的顶面t2基本共面。

图2e是处于制造方法的各个阶段之一的半导体器件的立体图。在图1中的步骤s12中，并且如图2d至图2e所示，通过蚀刻工艺部分地去除填充在沟槽106中的剩余的且抛光的绝缘材料110，从而使得多个绝缘体110a形成在衬底100a上并且每个绝缘体110a位于相应的沟槽106中。在一个实施例中，蚀刻工艺可以是使用氢氟酸(hf)的湿蚀刻工艺或可以是干蚀刻工艺。绝缘体110a的顶面t1低于半导体鳍108的顶面t2。换句话说，半导体鳍108从绝缘体110a的顶面t1突出并且因此暴露半导体鳍108的侧壁sw。半导体鳍108的顶面t2和绝缘体110a的顶面t1的高度差为h，以及高度差h在从约10nm至约25nm的范围内。

图2f是处于制造方法的各个阶段之一的半导体器件的立体图。在图1的步骤s30中并且如图2e至图2f所示，例如，通过光刻和蚀刻工艺在半导体鳍108的顶面t2上形成至少一个槽108g。图2f中示出的槽108g的数量和分布仅仅用于示意性的目的，在一些可选地实施例中，根据实际设计需要可以在半导体鳍108的顶面t2上形成两个或更多的槽108g。例如，多个彼此基本平行的线性槽108g可以形成在半导体鳍108的顶面t2上。线性槽108g可以沿着半导体鳍108的纵向方向d2延伸。在可选地实施例中，至少一个线性槽108g可以形成在半导体鳍108的顶面t2上。

图3是沿着图2f的线i-i’所截取的截面图。参照图2f和图3，在一些实施例中，至少一个槽108g的深度dg是在半导体鳍108的高度h鳍的从约10％到约15％的范围内。例如，至少一个槽108g的深度dg在从约3nm至约5nm的范围内。在一些实施例中，至少一个槽108g的宽度wg是在半导体鳍108的宽度w鳍的从约30％到约50％的范围内。例如，至少一个槽108g的宽度wg是在从约3nm至约5nm的范围内。在一些实施例中，很好的控制槽108g的纵横比(例如，dg/wg)从而使得槽108g能够被随后形成的栅极介电层和栅极(图2k中所示)填充。例如，槽108g的纵横比(例如，dg/wg)在从约1至约3的范围内。

如图3所示，半导体鳍108包括基体(base)108b和多个从基体108b向突出的突出件108p，并且突出件108p通过间隙(例如，槽108g的宽度wg)彼此隔开。

在一些实施例中，一对儿突出件108p形成在基体108b上方并且被槽108g隔开。在可选地实施例中，三个或更多的突出件108p形成在基体108b上方并且被两个或更多的槽108g隔开。图3中的槽108g是具有矩形截面的槽。在一些实施例中，槽108g是具有三角形截面的槽。在可选地实施例中，槽108g是具有圆形截面的槽。当形成两个或更多的槽108g时，每个槽108g的尺寸(例如，宽度wg和/或深度dg)不要求完全相同。在一些实施例中，三个或更多的突出件108p被两个或更多的具有不同宽度wg和/或深度dg的槽108g隔开。在可选地实施例中，三个或更多的突出件108p被两个或更多的具有相同宽度wg和/或深度dg的槽108g隔开。

图2g是处于制造方法的各个阶段之一的半导体器件的立体图。在图1的步骤s40中并且如图2f至图2g所示，形成栅极堆叠件gs(图2k中所示)从而部分地覆盖半导体鳍108、槽108g和绝缘体110a。参照图2g到图2k，讨论了栅极堆叠件gs(图2k中所示)的形成。

如图2g所示，形成槽108g之后，形成栅极介电层112以共形地覆盖绝缘体110a和具有槽108g的半导体鳍108。槽108g被栅极介电层112共形地覆盖并且槽108g没有被栅极介电层112填充。换言之，栅极介电层112足够薄以及槽108g没有被栅极介电层112完全占据。在一个实施例中，栅极介电层112的厚度在从约20nm至50nm的范围内。栅极介电层112可以包括氧化硅、氮化硅、氧氮化硅或高k电介质。高k电介质包括金属氧化物。用于高k电介质的金属氧化物的实例包括li,be,mg,ca,sr,sc,y,zr,hf,al,la,ce,pr、nd、sm、eu、gd、tb、dy、ho、er、tm、yb、lu的氧化物和/或它们的混合物。可以通过诸如原子层沉积(ald)，化学汽相沉积(cvd)、物理汽相沉积(pvd)、热氧化、uv-臭氧氧化等的合适的工艺形成栅极介电层112。

图2h是处于制造方法的各个阶段之一的半导体器件的立体图。在图1的步骤s40中并且如图2g至图2h所示，至少一个伪栅极带114形成在栅极介电层112上，其中，伪栅极带114的纵向d1与半导体鳍108的纵向d2不同。在一些实施例中，伪栅极带114的纵向d1垂直于半导体鳍108的纵向d2。图2h中示出的伪栅极带114的数量仅仅用于示意性的目的，在一些可选地实施例中，根据实际设计需要可以形成两个或更多的平行的栅极带。伪栅极带114包括诸如多晶硅、非晶硅或它们的组合的含硅材料。

应该注意，半导体鳍108的被伪栅极带114覆盖或与伪栅极带114重叠的槽108g被伪栅极带114的部分填充。

如图2h所示，在形成伪栅极带114之后，一对儿间隔件116形成在伪栅极带114的侧壁上。该对儿间隔件116形成在栅极介电层112上并且沿着伪栅极带114的侧壁延伸。该对儿间隔件116由诸如氮化硅或sicon的介电材料形成。该对儿间隔件116可以包括单层或多层结构。

图2i是处于制造方法的各个阶段之一的半导体器件的立体图。在图1的步骤s40中并且如图2h至图2i所示，形成图案化的介电层118以覆盖间隔件116和没有被伪栅极带114覆盖的栅极介电层112。例如，图案化的介电层118的顶面与伪栅极带114的顶面基本共面。在一些实施例中,在形成图案化的介电层118之前，可以提前实施一些工艺，例如，栅极介电层112的图案化工艺、半导体鳍凹进工艺、半导体鳍上的应变的源极/漏极外延工艺、硅化工艺等。省略了上述可选工艺的细节。

如图2i所示，在一个实施例中,形成在伪栅极带114的侧壁上的该对儿间隔件116可以看作临近伪栅极带114的介电结构ds。在可选地实施例中,该对儿间隔件116和图案化的介电层118的组合可以看作临近伪栅极带114的介电结构ds。换句话说，伪栅极带114可以嵌入介电结构ds中并且介电结构ds部分地覆盖半导体鳍108和绝缘体110a。

图2j是处于制造方法的各个阶段之一的半导体器件的立体图。在图1的步骤s40中并且如图2i至图2j所示去除伪栅极带114。在一个实施例中，例如，通过蚀刻工艺去除伪栅极带114。通过适当地选择蚀刻剂，使得去除伪栅极带114而明显地没有损坏图案化的介电层118、栅极介电层112和间隔件116。去除伪栅极带114之后，在该对儿间隔件116之间形成腔c。换言之，栅极介电层112通过腔c部分地暴露。

图2k是处于制造方法的各个阶段之一的半导体器件的立体图。在图1的步骤s40中并且如图2j至图2k所示，形成腔c之后，栅极122形成在腔c中并且填充腔c，以及栅极122覆盖由腔c暴露的栅极介电层112。栅极122的宽度与伪栅极带114的宽度完全相同(如图2i所示)。finfet的沟道长度与栅极122的宽度有关或由栅极122的宽度确定。也就是说，半导体鳍108的与栅极122重叠和被栅极122覆盖的部分用作finfet的沟道。

如图2k所示，在一个实施例中，例如，将栅极122和下面的栅极介电层112看作栅极堆叠件gs，介电结构ds(该对儿间隔件116或该对儿间隔件116与图案化的介电层118的组合)形成在栅极堆叠件gs上，并且介电结构ds的顶面与栅极堆叠件gs的顶面基本齐平。在可选地实施例中，可以省略上述的栅极替换工艺(图2j和图2k)。

应该注意，在一些实施例中，槽108g可以形成并分布在半导体鳍108的顶面的预定的部分区域上，并且栅极122可以覆盖预定的部分区域(其上分布有槽108g)或与预定的部分区域重叠。在可选地实施例中，槽108g也可以分布在顶面t2的没有被栅极122覆盖或与栅极122重叠的其它区域上。

应该注意，形成栅极122之后，半导体鳍108的被栅极122覆盖或与栅极122重叠的槽108g被栅极122部分地填充。由于槽108g的形成，半导体鳍108g和栅极122之间的影响区(affectionarea)增大。由于槽108g增大了半导体鳍108的表面积和半导体鳍108g和栅极122之间的影响区，因此栅极122更有效地控制半导体鳍108中的沟道。由于电子趋肤效应，半导体鳍108增加的表面积可以增加finfet饱和电流和电流密度。因此，增强了上述finfet的电流驱动能力，并且得到了高功率的finfet。

根据本发明的一些实施例，提供了一种finfet，包括衬底，多个绝缘体和栅极堆叠件。衬底包括多个沟槽和位于沟槽之间的至少一个半导体鳍，其中，半导体鳍包括至少一个槽，并且至少一个槽位于半导体鳍的顶面上。绝缘体设置在沟槽中。栅极堆叠件部分地覆盖半导体鳍、至少一个槽和绝缘体。

根据本发明的可选地实施例，提供了一种finfet，包括衬底，多个绝缘体、栅极介电层和栅极和栅极堆叠件。衬底包括多个沟槽和位于沟槽之间的至少一个半导体鳍，其中，半导体鳍包括至少一个槽，并且至少一个槽位于半导体鳍的顶面上。绝缘体设置在沟槽中。栅极介电层部分地覆盖半导体鳍、至少一个槽和绝缘体。栅极设置在栅极介电层上，其中，栅极介电层共形地覆盖槽以及至少一个槽被栅极的部分填充。

根据本发明的又一可选地实施例，提供了一种finfet，包括衬底，多个绝缘体和栅极堆叠件。衬底包括多个沟槽和位于沟槽之间的至少一个半导体鳍，其中，半导体鳍包括基体和多个从基体向上突出的突出件，突出件彼此隔开。绝缘体设置在沟槽中。栅极堆叠件部分地覆盖基体、突出件和绝缘体。

根据本发明的一个实施例，提供了一种鳍式场效应晶体管(finfet)，包括：衬底，包括多个沟槽和位于所述沟槽之间的至少一个半导体鳍，其中，所述半导体鳍包括至少一个槽，所述至少一个槽位于所述半导体鳍的顶面上；多个绝缘体，位于所述沟槽中；以及栅极堆叠件，部分地覆盖所述半导体鳍、所述至少一个槽和所述绝缘体。

在上述鳍式场效应晶体管中，所述至少一个槽的深度是在从所述半导体鳍的高度的10％至15％的范围内。

在上述鳍式场效应晶体管中，所述至少一个槽的深度在从3nm至5nm的范围内，以及所述半导体鳍的高度在从20nm至50nm的范围内。

在上述鳍式场效应晶体管中，所述至少一个槽的宽度是在从所述半导体鳍的宽度的30％至50％的范围内。

在上述鳍式场效应晶体管中，所述至少一个槽的宽度在从3nm至5nm的范围内，以及所述半导体鳍的宽度在从20nm至50nm的范围内。

在上述鳍式场效应晶体管中，所述至少一个槽沿着所述半导体鳍的纵向方向延伸。

在上述鳍式场效应晶体管中，所述至少一个槽包括多个平行的槽。

在上述鳍式场效应晶体管中，所述至少一个槽包括分布在所述半导体鳍的所述顶面上的多个槽。

根据本发明的另一实施例，还提供了一种鳍式场效应晶体管(finfet)，包括：衬底，包括多个沟槽和位于所述沟槽之间的至少一个半导体鳍，其中，所述半导体鳍包括至少一个槽，所述至少一个槽位于所述半导体鳍的顶面上；多个绝缘体，位于所述沟槽中；栅极介电层，部分地覆盖所述半导体鳍、所述至少一个槽和所述绝缘体；以及栅极，设置在所述栅极介电层上，其中，所述栅极介电层共形地覆盖所述槽以及所述至少一个槽被所述栅极的部分填充。

在上述鳍式场效应晶体管中，所述至少一个槽的深度是在从所述半导体鳍的高度的10％至15％的范围内。

在上述鳍式场效应晶体管中，所述至少一个槽的深度在从3nm至5nm的范围内，以及所述半导体鳍的高度在从20nm至50nm的范围内。

在上述鳍式场效应晶体管中，所述至少一个槽的宽度是在从所述半导体鳍的宽度的30％至50％的范围内。

在上述鳍式场效应晶体管中，所述至少一个槽的宽度在从3nm至5nm的范围内，以及所述半导体鳍的宽度在从20nm至50nm的范围内。

在上述鳍式场效应晶体管中，所述至少一个槽沿着所述半导体鳍的纵向方向延伸。

在上述鳍式场效应晶体管中，所述至少一个槽包括多个平行的槽。

在上述鳍式场效应晶体管中，所述至少一个槽包括分布在所述半导体鳍的所述顶面上的多个槽。

根据本发明的又一实施例，还提供了一种鳍式场效应晶体管(finfet)，包括：衬底，包括多个沟槽和位于所述沟槽之间的至少一个半导体鳍，其中，所述半导体鳍包括基体和从所述基体向上突出的多个突出件，以及所述突出件彼此隔开；多个绝缘体，位于所述沟槽中；以及栅极堆叠件，部分地覆盖所述基体、所述突出件和所述绝缘体。

在上述鳍式场效应晶体管中，所述突出件的高度是在从所述基体的高度的10％至15％的范围内。

在上述鳍式场效应晶体管中，所述突出件的高度在从3nm至5nm的范围内，以及所述基体的高度在从20nm至50nm的范围内。

在上述鳍式场效应晶体管中，两个相邻的所述突出件之间的间隙在从3nm至5nm的范围内。

根据本发明的一个实施例，提供了一种鳍式场效应晶体管(finfet)，包括：衬底，包括多个沟槽和位于所述沟槽之间的至少一个半导体鳍，其中，所述半导体鳍包括至少一个槽，所述至少一个槽位于所述半导体鳍的顶面上；多个绝缘体，位于所述沟槽中；以及栅极堆叠件，部分地覆盖所述半导体鳍、所述至少一个槽和所述绝缘体。

在上述鳍式场效应晶体管中，所述至少一个槽的深度是在从所述半导体鳍的高度的10％至15％的范围内。

在上述鳍式场效应晶体管中，所述至少一个槽的深度在从3nm至5nm的范围内，以及所述半导体鳍的高度在从20nm至50nm的范围内。

在上述鳍式场效应晶体管中，所述至少一个槽的宽度是在从所述半导体鳍的宽度的30％至50％的范围内。

在上述鳍式场效应晶体管中，所述至少一个槽的宽度在从3nm至5nm的范围内，以及所述半导体鳍的宽度在从20nm至50nm的范围内。

在上述鳍式场效应晶体管中，所述至少一个槽沿着所述半导体鳍的纵向方向延伸。

在上述鳍式场效应晶体管中，所述至少一个槽包括多个平行的槽。

在上述鳍式场效应晶体管中，所述至少一个槽包括分布在所述半导体鳍的所述顶面上的多个槽。

根据本发明的另一实施例，还提供了一种鳍式场效应晶体管(finfet)，包括：衬底，包括多个沟槽和位于所述沟槽之间的至少一个半导体鳍，其中，所述半导体鳍包括至少一个槽，所述至少一个槽位于所述半导体鳍的顶面上；多个绝缘体，位于所述沟槽中；栅极介电层，部分地覆盖所述半导体鳍、所述至少一个槽和所述绝缘体；以及栅极，设置在所述栅极介电层上，其中，所述栅极介电层共形地覆盖所述槽以及所述至少一个槽被所述栅极的部分填充。

在上述鳍式场效应晶体管中，所述至少一个槽的深度是在从所述半导体鳍的高度的10％至15％的范围内。

在上述鳍式场效应晶体管中，所述至少一个槽的深度在从3nm至5nm的范围内，以及所述半导体鳍的高度在从20nm至50nm的范围内。

在上述鳍式场效应晶体管中，所述至少一个槽的宽度是在从所述半导体鳍的宽度的30％至50％的范围内。

在上述鳍式场效应晶体管中，所述至少一个槽的宽度在从3nm至5nm的范围内，以及所述半导体鳍的宽度在从20nm至50nm的范围内。

在上述鳍式场效应晶体管中，所述至少一个槽沿着所述半导体鳍的纵向方向延伸。

在上述鳍式场效应晶体管中，所述至少一个槽包括多个平行的槽。

在上述鳍式场效应晶体管中，所述至少一个槽包括分布在所述半导体鳍的所述顶面上的多个槽。

根据本发明的又一实施例，还提供了一种鳍式场效应晶体管(finfet)，包括：衬底，包括多个沟槽和位于所述沟槽之间的至少一个半导体鳍，其中，所述半导体鳍包括基体和从所述基体向上突出的多个突出件，以及所述突出件彼此隔开；多个绝缘体，位于所述沟槽中；以及栅极堆叠件，部分地覆盖所述基体、所述突出件和所述绝缘体。

在上述鳍式场效应晶体管中，所述突出件的高度是在从所述基体的高度的10％至15％的范围内。

在上述鳍式场效应晶体管中，所述突出件的高度在从3nm至5nm的范围内，以及所述基体的高度在从20nm至50nm的范围内。

在上述鳍式场效应晶体管中，两个相邻的所述突出件之间的间隙在从3nm至5nm的范围内。

上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。