专利名称：一种带滤波功能的正交信号倍频鉴相逻辑电路的制作方法
技术领域：
本实用新型涉及一种精密伺服系统领域的倍频鉴相电路，尤其涉及一种主 要针对于正交编码信号的带数字滤波功能和倍频鉴相功能的电路。
背景技术：
在伺服系统的检测环节中，常由位置传感器输出脉冲数的变化量获得转子 旋转位置的增量，再通过脉冲个数与角度的对应关系准确获得转子旋转角度。 传感器的精度越高，则每个脉冲对应的角度值越小，进行角度和速度计算越精 确。而正交编码器正是用于实现伺服系统中位置的准确定位的高精度位置传感 器，常用于检测旋转运动系统的位置和速度。正交编码器可以应用于多种电机
的闭环控制，诸如永磁同步电机(PMSM)、开关磁阻电机(SRM)和交流感应 电机(ACIM)等。典型的增量式编码器包括一个放置在电机传动轴上的开槽的 码盘轮和一个用于检测该码盘轮槽口的发射器/检测器模块。通常，有三个输出， 分别为A相、B相和C相(原点脉冲)，所提供的信息可被解码，用以提供有 关电机轴的运动信息，包括距离和方向。A相和B相这两个通道间的关系是惟 一的。如果A相超前B相，那么电机的旋转方向被认为是正向的。如果A相落 后B相，那么电机的旋转方向则被认为是反向的。第三个通道称为原点脉冲， 每转一圈产生一个脉冲，作为基准用来确定绝对位置。
然而，在正交编码器的应用过程中，信号虽然经过了前期的处理，但是多 数情况下仍然会有噪声信号污染，从而严重影响了计数的准确性，降低整个系 统的控制精度。现代设计中针对于正交编码器的滤波和倍频鉴相功能，尤其是 滤波功能往往采用硬件电路实现，这样的设计灵活性不强，且占用很大的电路 板空间，性能方面也不能完全保证。
实用新型内容
本实用新型的目的在于针对现有技术的不足，提供一种带滤波功能的正交 信号倍频鉴相逻辑电路。
本实用新型的目的是通过以下技术方案来实现的 一种带滤波功能的正交 信号倍频鉴相逻辑电路，它主要由滤波电路模块和倍频鉴相电路模块集合而成。接收需要滤波的两路正交编码信号，输出鉴相信号和四倍频后的信号。进一步地，所述滤波电路模块主要由八个D触发器，六个反相器，四个三路与门，两个JK触发器组成。其中，第一D触发器的的输出端与第三D触发 器的D输入端相连，第三D触发器的输出端分别与第一三路与门的一个输入端、 第五D触发器的D输入端和第三反相器的输入端相连，第五D触发器的输出端 分别与第一三路与门的一个输入端、第七D触发器的D输入端和第二反相器的 输入端相连，第七D触发器的输出端分别与第一三路与门的一个输入端和第一 反相器的输入端相连；第一反相器、第二反相器和第三反相器的输出端分别与 第三三路与门的3个输入端相连，第一三路与门和第三三路与门的输出端分别 与第一 JK触发器的J输入端和K输入端相连。第二 D触发器的的输出端与第 四D触发器的D输入端相连，第四D触发器的输出端分别与第二三路与门的一 个输入端、第六D触发器的D输入端和第六反相器的输入端相连，第六D触发 器的输出端分别与第二三路与门的一个输入端、第八D触发器的D输入端和第 五反相器的输入端相连，第八D触发器的输出端分别与第二三路与门的一个输 入端和第四反相器的输入端相连；第四反相器、第五反相器和第六反相器的输 出端分别与第四三路与门的3个输入端相连，第二三路与门和第四三路与门的 输出端分别与第二 JK触发器的J输入端和K输入端相连。所有电子元件的时钟 输入端彼此相连。进一步地，所述倍频鉴相电路模块主要由五个D触发器，二个异或门组成。 第一 JK触发器的输出端分别与第一异或门的一个输入端和第九D触发器的D 输入端相连，第二 JK触发器的输出端分别与第一异或门的一个输入端和第九D 触发器的时钟输入端相连，第一异或门的输出端分别与第十D触发器的D输入 端和第二异或门的一个输入端相连，第十D触发器的输出端与第十一 D触发器 的D输入端相连，第十一 D触发器的输出端与第十二 D触发器的D输入端相连， 第十二 D触发器的输出端与第十三D触发器的D输入端相连，第十三D触发器 的输出端与第二异或门的另一个输入端相连。第十D触发器、第十一D触发器、 第十二 D触发器和第十三D触发器的时钟输入端彼此相连。本实用新型与现有技术相比，具有的有益的效果是1、具有滤波功能，经两个三路与门和JK触发器作用来滤除干扰信号。信 号经过四个D触发器延迟后，分三路信号进行与运算，同时还分别对这三路信 号取非后相与，然后将此两路信号送入JK触发器，即在时钟频率一定的情况下， 如果连续的三个时钟脉冲采样得到的信号均为高电平，就认为该信号为正常信 号，否则信号中有干扰信号。52、本实用新型将滤波和倍频鉴相相结合，系统计数精度高，电路简单可靠， 可以解决由信号干扰引起的后续数据处理的误差问题；且可下载至可编程芯片，如CPLD或FPGA等，既节省电路板空间，又方便调试，性能可靠，极具实用 价值。
图1本实用新型的系统原理示意图；图2滤波电路模块原理图；图3倍频鉴相电路模块原理图；图4滤波电路模块仿真波形示意图；图5倍频鉴相电路模块仿真波形示意图；图中，1、第一D触发器，2第二D触发器，3、第三D触发器，4、第四D 触发器，5、第五D触发器，6、第六D触发器，7、第七D触发器，8、第八D 触发器，9、第一三路与门，10、第一反相器，11、第二反相器，12、第三反相 器，13、第二三路与门，14、第四反相器，15、第五反相器，16、第六反相器， 17、第三三路与门，18、第四三路与门，19、第一JK触发器，20、第二JK触 发器。21、第九D触发器，22、第十D触发器，23、第十一D触发器，24、第 十二D触发器，25、第十三D触发器，26、第一异或门，27、第二异或门。
具体实施方式
本实用新型带滤波功能的正交信号倍频鉴相逻辑电路包括两个子模块电 路，分别为滤波电路模块和倍频鉴相电路模块。其中，滤波电路模块中用到了 八个D触发器，六个反相器，四个三路与门，两个JK触发器，这些元件分为两 路信号使用，每一路信号使用一半资源，工作原理为，信号经过四个D触发器 时，逐个延迟，将延迟后的三路信号进行与运算，同时还分别对这三路信号取 非后相与，之后将得到的两路信号送入JK触发器，即在时钟频率一定的情况下， 如果连续的三个时钟脉冲采样得到的信号均为高电平，那么我们就认为该信号 为正常信号，否则信号中有干扰信号，经两个三路与门和JK触发器作用来滤除 该干扰信号。倍频鉴相电路模块中通过一个D触发器来实现鉴相功能，通过两 个异或门和四个D触发器来实现倍频功能，原本相位差为90。的两路信号经过 异或门后，变为一路二倍频信号，该信号再经过四个D触发器的延时后，与原 二倍频信号一起通过异或门，由此产生了四倍频信号。将这两个电路在可编程器件中相结合，即得到具有滤波功能的正交信号倍频鉴相逻辑电路。
以下结合附图和实施实例进一步的说明本实用新型，本实用新型的目的和 效果将变得更加明显。
如图1 3所示，本实用新型主要由滤波电路模块和倍频鉴相电路模块集合 而成，其中，滤波电路模块的输入端接收需要滤波的两路正交编码信号A、. B， 输出端为滤波后的正交信号AA、 BB。倍频鉴相电路模块的输入端接收需要鉴 相的两路信号AA、 BB，输出端为鉴相信号DIR和四倍频后的信号CLN。
如图2所示，滤波电路模块主要由八个D触发器1 8，六个反相器IO、 11、 12、 14、 15、 16，四个三路与门9、 13、 17、 18，两个JK触发器19、 20组成。 其中，正交编码信号A接入第一 D触发器1的D输入端，第一 D触发器1的的 输出端与第三D触发器3的D输入端相连，第三D触发器3的输出端分别与第 一三路与门9的一个输入端、第五D触发器5的D输入端和第三反相器12的 输入端相连，第五D触发器5的输出端分别与第一三路与门9的一个输入端、 第七D触发器7的D输入端和第二反相器11的输入端相连，第七D触发器7 的输出端分别与第一三路与门9的一个输入端和第一反相器10的输入端相连； 第一反相器10、第二反相器11和第三反相器12的输出端分别与第三三路与门 17的3个输入端相连，第一三路与门9和第三三路与门17的输出端分别与第一 JK触发器19的J输入端和K输入端相连，第一 JK触发器19输出滤波后的正 交信号AA。同理，正交编码信号B接入第二D触发器2的D输入端，第二D 触发器2的的输出端与第四D触发器4的D输入端相连，第四D触发器4的输 出端分别与第二三路与门13的一个输入端、第六D触发器6的D输入端和第 六反相器16的输入端相连，第六D触发器6的输出端分别与第二三路与门13 的一个输入端、第八D触发器8的D输入端和第五反相器15的输入端相连， 第八D触发器8的输出端分别与第二三路与门13的一个输入端和第四反相器 14的输入端相连；第四反相器14、第五反相器15和第六反相器16的输出端分 别与第四三路与门18的3个输入端相连，第二三路与门13和第四三路与门18 的输出端分别与第二 JK触发器20的J输入端和K输入端相连，第二 JK触发器 20输出滤波后的正交信号BB。上述所有电子元件的时钟输入端均与时钟信号 CLK1相连。
如图3所示，倍频鉴相电路模块主要由五个D触发器21 25， 二个异或门 26、 27组成。第一 JK触发器19的输出端分别与第一异或门26的一个输入端和 第九D触发器21的D输入端相连，第二 JK触发器20的输出端分别与第一异 或门26的一个输入端和第九D触发器21的时钟输入端相连，第九D触发器21输出鉴相信号DIR，第一异或门26的输出端分别与第十D触发器22的D输入 端和第二异或门27的一个输入端相连，第十D触发器22的输出端与第十一 D 触发器23的D输入端相连，第十一 D触发器23的输出端与第十二 D触发器24 的D输入端相连，第十二 D触发器24的输出端与第十三D触发器25的D输入 端相连，第十三D触发器25的输出端与第二异或门27的另一个输入端相连， 第二异或门27输出四倍频后的信号CLN。第十D触发器22、第十一 D触发器 23、第十二 D触发器24和第十三D触发器25的时钟输入端均与时钟信号CLK2 相连。本实用新型的工作过程如下结合图1 图5，滤波电路模块中的第一D触发器1、第二D触发器2的输 入端分别接收来自外界的两路正交信号A、 B，第一D触发器1、第二D触发器 2的输出端信号分别送入第三D触发器3、第四两个D触发器4的D输入端， 而第三D触发器3、第四D触发器4的输出端信号分别送入第五D触发器5、 第六D触发器6的输入端，最后，第五D触发器5、第六D触发器6的输出端 信号分别送入第七D触发器7、第八D触发器8的输入端，第七D触发器7、 第八D触发器8的输出信号分别送入第一三路与门9和第二三路与门13。第一 三路与门9的输入端分别接收来自第三触发器3、第五触发器5和第七D触发 器7的输出端信号，第二三路与门13的输入端分别接收来自第四D触发器4、 第六D触发器6和第八D触发器8的输出端信号。第一反相器10、第二反相器 11、第三反相器12分别接收来自第七触发器7、第五触发器5、第三D触发器 3的输出端信号，他们的输出端信号分别送入第三三路与门17的输入端。第四 反相器14、第五反相器15、第六反相器16分别接收来自第八D触发器8、第 六D触发器6、第四D触发器4的输出端信号，他们的输出端信号分别送'入第 四与门输入端18。第一 JK触发器19的J输入端接收第一三路与门9的输出信 号，K输入端接收来自第三三路与门17的输出信号，其输出信号为经过滤波后 的正交信号之一 AA。第二 JK触发器20的J输入端接收第二三路与门13的输 出信号，K输入端接收来自第四三路与门18的输出信号，其输出信号为经过滤 波后的另外一路正交信号BB。两个JK触发器与所有D触发器共用时钟'信号 CLK1。倍频鉴相电路模块中的第九D触发器21的D输入端和时钟信号输入端以 及第一异或门26的两端分别接收来自滤波模块的经过滤波之后的两路正交输出 信号(AA， BB)。第九D触发器21的输出端为鉴相信号DIR。第一异或门26 的输出信号送入第十D触发器22的输入端，再经第十一 D触发器23、十'二 D触发器24、十三D触发器25顺序延时，第十三D触发器25的输出端信号和第 一异或门26的输出信号分别送入第二异或门27的两个输入端，第二异或门27 的输出信号即为四倍频后信号CLN。为达到理想滤波效果，电路需选用合适的时钟脉冲频率fcua，其值应小于 最高干扰脉冲频率fDFM的3倍，即满足fCLK1<3xfDFM。 -时序脉冲频率fcLK2应大于正交信号频率fA, b的8倍，但不能等于16倍。 最佳时钟脉冲频率f(XK2为正交信号频率fA， B的32倍。即fCLK2=32xfA, B。图4 图5为滤波电路模块和倍频鉴相电路模块仿真波形示意图，从图中可 以看到，经过滤波电路模块后的信号为干净的正交编码信号；经过倍频鉴相电 路模块后的两路信号实现了四倍频功能，得到了鉴相信号。本实用新型经两个三路与门和JK触发器作用来滤除干扰信号。信号经过四 个D触发器延迟后，分三路信号进行与运算，同时还分别对这三路信号取非后 相与，然后将此两路信号送入JK触发器，即在时钟频率一定的情况下，如果连 续的三个时钟脉冲采样得到的信号均为高电平，就认为该信号为正常信号，否 则信号中有干扰信号。本实用新型将滤波和倍频鉴相相结合，系统计数精度高， 电路简单可靠，可以解决由信号干扰引起的后续数据处理的误差问题；且可下 载至可编程芯片，如CPLD或FPGA等，既节省电路板空间，又方便调试，性 能可靠，极具实用价值。
权利要求1、一种带滤波功能的正交信号倍频鉴相逻辑电路，其特征在于，它主要由滤波电路模块和倍频鉴相电路模块集合而成。
2、 根据权利要求1所述带滤波功能的正交信号倍频鉴相逻辑电路，其特征在 于，所述滤波电路模块主要由八个D触发器(1 8)，六个反相器(10、 11、 12、 14、 15、 16)，四个三路与门(9、 13、 17、 18)，两个JK触发器(19、 20)组成；其中，第一D触发器(1)的输出端与第三D触发器(3) 的D输入端相连，第三D触发器(3)的输出端分别与第一三路与门(9) 的一个输入端、第五D触发器(5)的D输入端和第三反相器(12)的输 入端相连，第五D触发器(5)的输出端分别与第一三路与门(9)的一个 输入端、第七D触发器(7)的D输入端和第二反相器(11)的输入端相 连，第七D触发器(7)输出端分别与第一三路与门(9)的一个输入端和 第一反相器(10)的输入端相连；第一反相器(10)、第二反相器(11) 和第三反相器(12)的输出端分别与第三三路与门(17)的3个输入端相 连，第一三路与门(9)和第三三路与门(17)的输出端分别与第一JK触 发器(19)的J输入端和K输入端相连；第二D触发器(2)的的输出端 与第四D触发器(4)的D输入端相连，第四D触发器(4)的输出端分 别与第二三路与门(13)的一个输入端、第六D触发器(6)的D输入端 和第六反相器(16)的输入端相连，第六D触发器(6)的输出端分别与 第二三路与门(13)的一个输入端、第八D触发器(8)的D输入端和第 五反相器(15)的输入端相连，第八D触发器(8)的输出端分别与第二 三路与门(13)的一个输入端和第四反相器(14)的输入端相连；第西反 相器(14)、第五反相器(15)和第六反相器(16)的输出端分别与第四 三路与门(18)的3个输入端相连，第二三路与门(13)和第四三路与门(18)的输出端分别与第二JK触发器(20)的J输入端和K输入端相连; 所有电子元件的时钟输入端彼此相连。
3、 根据权利要求1所述带滤波功能的正交信号倍频鉴相逻辑电路，其特征在 于，所述倍频鉴相电路模块主要由五个D触发器(21 25)， 二个异或门(26、 27)组成；第一JK触发器(19)的输出端分别与第一异或门(26) 的一个输入端和第九D触发器(21)的D输入端相连，第二 JK触发器(20) 的输出端分别与第一异或门(26)的一个输入端和第九D触发器(21)的 时钟输入端相连，第一异或门(26)的输出端分别与第十D触发器(22)的D输入端和第二异或门(27)的一个输入端相连，第十D触发器(22) 的输出端与第十一 D触发器(23)的D输入端相连，第十一 D触发器(23) 的输出端与第十二 D触发器(24)的D输入端相连，第十二 D触发器(24) 的输出端与第十三D触发器(25)的D输入端相连，第十三D触发器(25) 的输出端与第二异或门(27)的另一个输入端相连；第十D触发器(22)、 第十一D触发器(23)、第十二D触发器(24)和第十三D触发器(25) 的时钟输入端彼此相连。
专利摘要本实用新型公开了一种带滤波功能的正交信号倍频鉴相逻辑电路，它主要由滤波电路模块和倍频鉴相电路模块组成；其中，滤波电路模块由八个D触发器，六个反相器，四个三路与门，两个JK触发器组成，该模块的输入端分别接收需要滤波的两路正交编码信号，输出端为相应正交编码信号滤波后的两路正交信号；倍频鉴相电路模块由两个异或门和五个D触发器组成，该模块的输入端分别接收需要鉴相的两路信号，输出端为鉴相信号和四倍频后的信号。本实用新型将滤波和倍频鉴相相结合，电路简单可靠，可以解决由信号干扰引起的后续数据处理的误差问题；且可下载至可编程芯片，如CPLD或FPGA等，既节省电路板空间，又方便调试，性能可靠，极具实用价值。
文档编号H02P6/16GK201403086SQ200920116578
公开日2010年2月10日 申请日期2009年3月30日 优先权日2009年3月30日
发明者刘华山, 吴剑波, 朱世强, 赖小波, 闫莎莎 申请人:浙江大学