专利名称：低漏电型电源钳位esd保护电路的制作方法
技术领域：
本发明 涉及半导体集成芯片的静电放电(Electrostatic Discharge，ESD)保护技术领域，特别涉及一种低漏电型电源钳位ESD保护电路。
背景技术：
在集成电路芯片的制造、封装、测试、运输等过程中，都会出现不同程度的静电放电事件。在集成电路放电时会产生数百甚至数千伏的等效高压，这会击穿集成电路中输入级的栅氧化层，使集成电路受到损伤。特别是随着集成电路中晶体管尺寸的按比例缩小，输入级的栅氧化层厚度越来越薄，更加容易受到外部静电电荷的影响而损坏。为保护集成电路不受静电损伤，输入和输出接口(Pin) —般有对应的ESD保护电路。但核心电路被直接连接到电源VDD和地VSS之间，若没有电源钳位电路保护的话，很容易受到ESD脉冲的破坏。传统的电源和地之间的ESD钳位电路采用电阻-电容(R-C)耦合方式实现，图1示出了其基本结构。图1中的ESD保护电路包括一个电阻-电容(R-C)电路110、一个反相器120以及一个钳位电路130。其中，R-C电路110包括电阻111和电容112，用于感应ESD电压，并驱动反相器120 ；反相器120包括P型金属-氧化物-半导体晶体管(P-charmel metal oxide semiconductor, PMOS) 121 和 N 型金属-氧化物-半导体晶体管(N-channel metal oxide semiconductor, NM0S) 122，其输出用于驱动N-沟道钳位晶体管131的栅极；钳位电路130 由一个大尺寸的N-沟道钳位晶体管131构成，用于在感应到ESD脉冲时提供电源到地的电流泄放通道。当电路正常工作时，电阻111将节点A上拉至高电平，通过反相器120产生一个低电平驱动N-沟道钳位晶体管131的栅极，使其关断。当有ESD脉冲施加到VDD上时，电容 112保持节点A为低电平，同时维持一段时间，该时间由电阻111和电容112的R-C时间常数决定。节点A的低电平输入在反相器120的作用下，在节点B产生一个高电平输出，驱动 N-沟道钳位晶体管131的栅极至高电平，从而将它开启，提供从VDD到VSS的低阻通道，以泄放静电电荷，起到保护内部电路的作用。虽然这种R-C结构的传统电源钳位电路在ESD保护方面曾发挥过重要作用，但随着半导体工艺进入纳米尺寸级别，半导体器件的栅氧化层厚度日益减薄，使得该电路的栅氧化层漏电问题越来越严重。此外，为降低电路面积和成本，在先进的纳米尺寸工艺下，ESD 保护电路中通常采用金属-氧化物-半导体(metal oxide semiconductor, M0S)电容来代替传统的电容器，这更容易导致漏电的增加。仍以图1中的ESD保护电路为例，在纳米尺寸工艺条件下，该电路的漏电主要源于 MOS电容112的薄栅氧化层。栅氧化层越薄，MOS电容的泄漏电流就越大，从而在电阻111 上产生更大的压降，使得正常条件下节点A的电平低于VDD，继而使PMOS 121部分导通，将节点B上拉至一个高于VSS的电平，使得N-沟道钳位晶体管131亚阈值导通。为保证电路具有足够的静电泄放能力，N-沟道钳位晶体管131往往采用超大尺寸的晶体管实现，故其亚阈值漏电也很大。这样，由于MOS电容112的漏电引发了更多的漏电因素。过多的漏电电流增加了 ESD保护电路的出错概率。例如，过大的漏电电流有可能导致ESD保护电路的误触发，进而在正常情况下开启钳位电路，导致电路工作失常及引发更加严重的漏电问题。同时，对于一些便携式应用，低漏电也是非常必要的
发明内容
(一)要解决的技术问题本发明要解决的技术问题是如何抑制ESD保护电路的漏电电流，并进一步防止 ESD钳位电路误触发现象的发生。(二)技术方案为解决上述技术问题，本发明提供了一种低漏电型电源钳位ESD保护电路，包括 电源管脚、接地管脚、电阻_电容模块、触发模块、偏置模块和钳位模块，所述电阻-电容模块，连接于所述电源管脚和所述偏置模块之间，用于在所述电源管脚遭受ESD脉冲的冲击时，发送控制信号至所述触发模块；所述触发模块，连接于所述电源管脚和接地管脚之间，并分别与所述电阻_电容模块和钳位模块连接，用于在接收到所述控制信号时，发送启动信号至所述钳位模块和偏置模块；所述钳位模块，连接于所述电源管脚和接地管脚之间，用于在接收到所述启动信号时，提供电源管脚到接地管脚之间的电流泄放通道；所述偏置模块，连接于所述电阻-电容模块与接地管脚之间，用于在未接收到所述启动信号时，为所述电阻_电容模块提供一个偏置电压，在接收到所述启动信号时，使所述电阻_电容模块耦合到地。优选地，所述电阻_电容模块包括阻抗元件和容抗元件，所述阻抗元件的一端与所述容抗元件的一端连接，且连接点与所述触发模块连接，所述阻抗元件的另一端与所述电源管脚连接，所述容抗元件的另一端分别与所述偏置模块和触发模块连接。优选地，所述阻抗元件为电阻器，所述容抗元件为PMOS电容，所述PMOS电容的源极、漏极和衬底皆与所述电阻器连接，所述PMOS电容的栅极分别与所述偏置模块和触发模块连接。优选地，所述钳位模块为第一NMOS晶体管，所述第一NMOS晶体管的源极与所述接地管脚连接，所述第一NMOS晶体管的漏极与所述电源管脚连接，所述第一NMOS晶体管的栅极分别与所述触发模块和偏置模块连接。优选地，所述触发模块包括第二 NMOS晶体管和PMOS晶体管，所述第二 NMOS晶体管的源极与所述接地管脚连接，所述第二 NMOS晶体管的漏极与所述PMOS晶体管的漏极连接，且连接点与所述第一NMOS晶体管的栅极相连，所述第二NMOS晶体管的栅极与所述PMOS 电容的栅极连接，所述PMOS晶体管的源级与所述电源管脚连接，所述PMOS晶体管的栅极与所述PMOS电容的衬底连接。优选地，所述偏置电路包括第三NMOS晶体管，所述第三NMOS晶体管的栅极与所述第一 NMOS晶体管的栅极连接，所述第三NMOS晶体管的源级与所述接地管脚连接，所述第三 NMOS晶体管的漏极与所述PMOS电容的栅极连接。
(三)有益效果本发 明通过设置偏置模块，使得电阻-电容模块中容抗元件两端的电压差减小， 有效地抑制了 ESD保护电路的漏电电流，并进一步防止了 ESD钳位电路的误触发。
图1是现有技术中的ESD保护电路；图2是按照本发明一种实施方式的低漏电型电源钳位ESD保护电路的具体结构示意图；图3a是用上升时间为10ns、脉宽为1 μ S、幅度为0 5V的方波脉冲来模拟ESD 冲击时，图1中ESD保护电路的仿真结果；图3b是用上升时间为10ns、脉宽为1 μ S、幅度为0 5V的方波脉冲来模拟ESD 冲击时，图2中低漏电型电源钳位ESD保护电路的仿真结果；图4a是用上升时间为0. 1ms，脉宽为10ms、幅度为0 IV的脉冲来模拟电源正常加电时，图1中ESD保护电路的仿真结果；图4b是用上升时间为0. 1ms，脉宽为10ms、幅度为0 IV的脉冲来模拟电源正常加电时，图2中低漏电型电源钳位ESD保护电路的的仿真结果；图5a是在电源正常加电时，图1中ESD保护电路的总漏电电流大小(不包括钳位器件NMOS 131的漏电电流)；图5b是在电源正常加电时，图2中低漏电型电源钳位ESD保护电路的总漏电电流大小(不包括钳位器件NMOS 241的漏电电流)。
具体实施例方式下面结合附图和实施例，对本发明的具体实施方式
作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。本发明的核心思想在于不将电阻-电容(R-C)模块直接连接到地，而是通过一个偏置电路间接地耦合到接地管脚VSS。通过使用该偏置电路，可以减小MOS电容两端的电压差，从而降低该MOS电容的漏电电流，进而抑制ESD保护电路中其它晶体管的亚阈值漏电， 提高电路的可靠性。图2是按照本发明一种实施方式的低漏电型电源钳位ESD保护电路的电路结构示意图，包括电源管脚VDD、接地管脚VSS、电阻-电容模块210、触发模块220、偏置模块230 和钳位模块240，所述电阻-电容模块210，连接于所述电源管脚VDD和偏置模块230之间，用于在所述电源管脚VDD遭受ESD脉冲的冲击时，发送控制信号至所述触发模块220 ；所述触发模块220，连接于所述电源管脚VDD和接地管脚VSS之间，并分别与所述电阻_电容模块210和钳位模块240连接，用于在接收到所述控制信号时，发送启动信号至所述钳位模块240和偏置模块230 ；所述钳位模块240，连接于所述电源管脚VDD和接地管脚VSS之间，用于在接收到所述启动信号时，提供电源管脚VDD到接地管脚VSS之间的电流泄放通道；所述偏置模块230，连接于所述电阻-电容模块210与接地管脚VSS之间，用于在未接收到所述启动信号时，为所述电阻-电容模块210提供一个偏置电压，在接收到所述启动信号时，使所述电阻-电容模块210耦合到地。所述电阻-电容模块210具体包括阻抗元件和容抗元件，所述阻抗元件的一端与所述容抗元件的一端连接，且连接点与所述触发模块220连接，所述阻抗元件的另一端与所述电源管脚VDD连接，所述容抗元件的另一端分别与所述偏置模块230和触发模块220 连接，本实施方式中，优选地，所述阻抗元件为电阻器211，所述容抗元件为PMOS电容212， 所述PMOS电容212的源极、漏极和衬底相连，且连接点与所述电阻器211连接，所述PMOS 电容212的栅极分别与所述偏置模块230和触发模块220连接。 所述钳位模块240为第一 NMOS晶体管241，所述第一 NMOS晶体管241的源极与所述接地管脚VSS连接，所述第一 NMOS晶体管241的漏极与所述电源管脚VDD连接，所述第一 NMOS晶体管241的栅极分别与所述触发模块220和偏置模块230连接，所述第一 NMOS晶体管241也可以由其它钳位器件代替，例如可控硅整流器(Silicon Controlled Rectifier, SCR)等。所述触发模块220包括第二 NMOS晶体管222和PMOS晶体管221，所述第二 NMOS 晶体管222的源极与所述接地管脚VSS连接，所述第二 NMOS晶体管222的漏极与所述PMOS 晶体管221的漏极连接，且连接点与所述第一 NMOS晶体管241的栅极相连，所述第二 NMOS 晶体管222的栅极与所述PMOS电容212的栅极连接，所述PMOS晶体管221的源极与所述电源管脚VDD连接，所述PMOS晶体管221的栅极与所述PMOS电容212的衬底连接。所述偏置电路230包括第三NMOS晶体管231，所述第三NMOS晶体管231的栅极与所述第一 NMOS晶体管241的栅极连接，所述第三NMOS晶体管231的源极与所述接地管脚 VSS连接，所述第三NMOS晶体管231的漏极与所述PMOS电容212的栅极连接。本实施方式的低漏电型电源钳位ESD保护电路的工作原理包括正常状态下和ESD 事件发生时两种情况一、ESD事件发生时，即突然出现一个电源到地(VDD-to-VSS)的高压脉冲时，由于电阻_电容模块210的反应时间不够快，节点C(所述电阻器211和PMOS电容212的交点)的电压跟不上电源电压VDD的变化，导致PMOS晶体管221的栅极电压低于其源级电压， 从而PMOS晶体管221导通，并上拉节点E (所述第一 NMOS晶体管241的栅极)至高电平， 进而开启钳位模块240，使所述第一 NMOS晶体管241导通，提供一个电源到地的低阻通道， 泄放静电电荷，保护内部电路免受静电损伤。同时，偏置电路230也有助于钳位功能的实现。节点E将高电平反馈到第三NMOS 晶体管231的栅极，从而使其导通，拉低节点D (所述PMOS电容212的栅极)的电平，使得触发模块220中的第二 NMOS晶体管222保持关断，无法下拉第三节点E的电平，使钳位电路240能开启较长时间，充分泄放静电电荷。二、当没有ESD事件发生时(即正常状态下)，节点C通过电阻器211的作用保持在高电平VDD，使得PMOS晶体管221处于关断状态，节点E为低电平，进而关断第一 NMOS晶体管241。同时，节点E的低电平也使得偏置模块230中的第三NMOS晶体管231无法导通， 从而使节点D保持较高的电压。节点D为高电平，一方面可以开启第二 NMOS晶体管222， 将触发节点E进一步下拉至VSS，保证第一 NMOS晶体管241处于完全关断的状态；另一方面，节点D的电平远高于VSS，意味着PMOS电容212两端的电压差大大减小，相比于图1中的电路有了很大的改善(图1中电容112两端的电压差近似为VDD与VSS之差)。PMOS电容212两端的电压差越小，则其栅氧化层漏电就越小，这可以进一步抑制电路中其他MOS管的亚阈值漏电，防止误触发现象的发生。下面，将 利用电路仿真工具HSPICE分别对图1中的ESD保护电路和图2中的根据本实施方式的低漏电型电源钳位ESD保护电路进行仿真，并对其仿真结果进行比较。本次仿真基于SMIC 65nm工艺库，以证明本实施方式的低漏电型电源钳位ESD保护电路在先进纳米尺寸工艺条件下的优势。由于图1和图2中的电路使用了相同的N-沟道钳位晶体管作为电流泄放器件，而图2中的电路相对于图1中电路的主要改进在于N-沟道钳位晶体管的栅极控制电路，即ESD检测电路。因此，仿真仅针对ESD检测电路进行，不包括N-沟道钳位晶体管。用上升时间为10ns、脉宽为1 μ S、幅度为0 5V的方波脉冲来模拟ESD冲击时，图 3a为图1中ESD保护电路的仿真结果，图3b为图2中低漏电型电源钳位ESD保护电路的仿真结果，各节点的电压波形符合上述对电路工作原理的阐述，即节点C、D为低电平，触发模块的输出节点E为高电平。此外，仿真结果显示图2中ESD触发模块的输出节点(即节点E)的电平V(E)维持在4. 9V以上，高于图1中ESD保护电路的仿真结果(图1中反相器 120的输出节点B的电平V(B)维持在3. 8V左右)，表明本发明的ESD电源钳位电路具有更好的防静电性能，可以充分开启其中的N-沟道钳位晶体管，以泄放静电电流，达到保护内部电路的作用。用上升时间为0. 1ms，脉宽为10ms、幅度为0 IV的脉冲来模拟电源正常加电的情况，图4a为图1中ESD保护电路的仿真结果，图4b为图2中低漏电型电源钳位ESD保护电路的仿真结果。图4a中，节点A的电平V㈧约为0. 893V，使得电容112两端的电压差约为0.893￥;而在图牝中，节点(的电平￥(0为IV，节点D的电平V(D)为0.8V，此时PMOS 电容212两端的电压差只有0. 2V，比之图4a中的0. 893V大大减小，从而十分有利于抑制其栅氧化层漏电。此外，图4a显示节点A电压V(A)为0.893V，离IV的电源电压仍有较大差距。而图4b中节点C的电平V(C)近似为电源电压IV，节点E的电平V(E)近似为0V，从而保证其控制的N-沟道钳位晶体管处于完全关断的状态，不影响电路的正常工作。图5a为在电源正常加电时，图1中ESD保护电路的总漏电电流大小，图5b为在电源正常加电时，图2中低漏电型电源钳位ESD保护电路的总漏电电流大小。如上所述，该总漏电电流并不包括N-沟道钳位晶体管(即图1中的NMOS晶体管131和图2中的第一 NMOS 晶体管241)的漏电电流。由图5a和5b可知，现有技术的ESD检测电路的漏电电流约为 5. 42 μ Α,而本发明提出的新型ESD检测电路的漏电电流仅有24nA，比前者减小了两个多数量级，从而证实了本发明中ESD电源钳位电路具有良好的低漏电特性。如上所述，在正常状态下，根据本发明实施例的偏置模块230可以使节点C和节点 D之间的电压差维持在一个较低的范围内，从而降低PMOS电容212的栅氧化层漏电，既而减小整个电路的漏电电流，提高ESD保护电路的可靠性。以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
权利要求
1.一种低漏电型电源钳位ESD保护电路，其特征在于，包括电源管脚、接地管脚、电阻-电容模块(210)、触发模块(220)、偏置模块(230)和钳位模块(240)，所述电阻-电容模块(210)，连接于所述电源管脚和所述偏置模块(230)之间，用于在所述电源管脚遭受ESD脉冲的冲击时，发送控制信号至所述触发模块(220)；所述触发模块(220)，连接于所述电源管脚和接地管脚之间，并分别与所述电阻-电容模块(210)和钳位模块(240)连接，用于在接收到所述控制信号时，发送启动信号至所述钳位模块(240)和偏置模块(230)；所述钳位模块(240)，连接于所述电源管脚和接地管脚之间，用于在接收到所述启动信号时，提供电源管脚到接地管脚之间的电流泄放通道；所述偏置模块(230)，连接于所述电阻-电容模块(210)与接地管脚之间，用于在未接收到所述启动信号时，为所述电阻-电容模块(210)提供一个偏置电压，在接收到所述启动信号时，使所述电阻-电容模块(210)耦合到地。
2.如权利要求1所述的低漏电型电源钳位ESD保护电路，其特征在于，所述电阻_电容模块(210)包括阻抗元件和容抗元件，所述阻抗元件的一端与所述容抗元件的一端连接，且连接点与所述触发模块(220)连接，所述阻抗元件的另一端与所述电源管脚连接，所述容抗元件的另一端分别与所述偏置模块(230)和触发模块(220)连接。
3.如权利要求2所述的低漏电型电源钳位ESD保护电路，其特征在于，所述阻抗元件为电阻器(211)，所述容抗元件为PMOS电容(212)，所述PMOS电容(212)的源极、漏极和衬底皆与所述电阻器(211)连接，所述PMOS电容(212)的栅极分别与所述偏置模块(230)和触发模块(220)连接。
4.如权利要求3所述的低漏电型电源钳位ESD保护电路，其特征在于，所述钳位模块 (240)为第一NMOS晶体管(241)，所述第一 NMOS晶体管(241)的源极与所述接地管脚连接， 所述第一 NMOS晶体管(241)的漏极与所述电源管脚连接，所述第一 NMOS晶体管(241)的栅极分别与所述触发模块(220)和偏置模块(230)连接。
5.如权利要求4所述的低漏电型电源钳位ESD保护电路，其特征在于，所述触发模块 (220)包括第NMOS晶体管(222)和PMOS晶体管(221)，所述第NMOS晶体管(222)的源极与所述接地管脚连接，所述第NMOS晶体管(222)的漏极与所述PMOS晶体管(221)的漏极连接，且连接点与所述第一 NMOS晶体管(241)的栅极相连，所述第NMOS晶体管(222)的栅极与所述PMOS电容(212)的栅极连接，所述PMOS晶体管(221)的源级与所述电源管脚连接，所述PMOS晶体管(221)的栅极与所述PMOS电容(212)的衬底连接。
6.如权利要求5所述的低漏电型电源钳位ESD保护电路，其特征在于，所述偏置电路 (230)包括第三NMOS晶体管(231)，所述第三NMOS晶体管(231)的栅极与所述第一 NMOS 晶体管(241)的栅极连接，所述第三NMOS晶体管(231)的源级与所述接地管脚连接，所述第三NMOS晶体管(231)的漏极与所述PMOS电容(212)的栅极连接。
全文摘要
本发明涉及半导体集成芯片的静电放电保护技术领域，特别涉及一种低漏电型电源钳位ESD保护电路，包括电源管脚、接地管脚、电阻-电容模块(210)、触发模块(220)、偏置模块(230)和钳位模块(240)。本发明通过设置偏置模块，使得电阻-电容模块中容抗元件两端的电压差减小，有效地抑制了ESD保护电路的漏电电流，并进一步防止ESD钳位电路的误触发。
文档编号H02H9/02GK102222892SQ201110159588
公开日2011年10月19日 申请日期2011年6月14日 优先权日2011年6月14日
发明者张兴, 张钢刚, 张雪琳, 王源, 贾嵩 申请人:北京大学