专利名称：电源管理电路的制作方法
技术领域：
本发明涉及一种电源管理电路，具体涉及一种应用于存储单元的电源管理电路。
技术背景
随着CMOS工艺水平的不断提高，以及最小特征尺寸的不断缩小，阈值电压不断的降低，存储器件呈现出两个不可忽视的问题漏电流不断的增大和稳定状态下数据的丢失。 如果不能对以上问题加以考虑，势必会在某些情况下出现逻辑错误、功能失效。
目前存储器产生的功耗在S0C(SyStem-On-a-Chip)芯片功耗中占有重要比例，并且随着工艺的进步，将会占更大的比例，因此存储器功耗的问题已经引起了广泛的重视。为了降低存储器功耗，其关键是要减小漏电流。与此同时，为了更好的保证存储器的性能，还应提高对数据保持的能力。现今对这两大问题所采取的技术是在存储器电路上连接一电源管理电路(power gating) ο
现有存储器中的电源管理电路主要有header和footer两种结构，分别参图1和图2所示。header和footer电源管理电路分别由signal控制上拉PMOS管或下拉匪OS管的导通和关闭，从而来实现memory的正常工作和休眠状态。header和footer电源管理电路在保持memory值的工作模式或保值状态下，由电源提供电压VDD，所以在保值状态下，电路产生较大的功耗。
为了减小电路中的功耗，采取在保值状态下降低电源电压，并同时能保证存储值不丢失。参图3所示，增加了一个PMOS管，并且将其栅极和漏极相连，作用相当于一个二极管，当正常工作的情况下，Pl导通，电源为memory提供电源电压，当signal信号为高电平时，Pl关闭，则通过P2连通VDD和memory，P2产生一个压降，给memory提供一个相对较低的电压，使memory在保值状态下减小功耗。但由于此种电路中需要将Pl和P2的尺寸调很大，才能实现其功能，运用到更多的单元阵列中，则占有相当大的面积。
有鉴于此，有必要提供一种新型的电源管理电路。发明内容
针对现有技术的不足，本发明解决的技术问题是提供一种电源管理电路，该电源管理电路在降低存储电路功耗的同时，还可以提高对数据的保持能力，同时该电源管理电路所占的面积小。
为解决上述技术问题，本发明的技术方案是这样实现的一种电源管理电路，用以将预定电压提供给存储单元，尤其是，所述电源管理电路包括第一晶体管、第二晶体管、第一输入端、第二输入端和输出端，所述第一晶体管的源极与电源端VCC连接，所述第一晶体管的栅极与第二晶体管的漏极共接且与第一输入端连接，所述第一晶体管的漏极与第二晶体管的源极共接且与输出端连接，所述第二晶体管的栅极与第二输入端连接，所述第一输入端和第二输入端提供逻辑控制信号。
优选的，在上述电源管理电路中，所述电源管理电路还包括第三晶体管，所述第三晶体管连接于第一输入端和第一晶体管的栅极之间，所述第三晶体管的栅极连接于所述第二输入端。
优选的，在上述电源管理电路中，所述电源管理电路还包括第四晶体管，所述第四晶体管的漏极与所述第一晶体管的栅极连接，所述第四晶体管的源极与电源端VCC连接， 所述第四晶体管在第一晶体管和第二晶体管都不导通时，将电源端VCC的电压提供给第一晶体管的栅极。
优选的，在上述电源管理电路中，所述电源管理电路还包括一非门，所述非门连接在所述第一输入端和第四晶体管的栅极之间。
优选的，在上述电源管理电路中，所述第一晶体管和第二晶体管均为PMOS管。
与现有技术相比，本发明的优点在于
(1)在第二晶体管导通的情况下，第一晶体管的栅极与漏极连通，此时第一晶体管构成一具有一定阈值电压的二极管，由于二极管的降压作用，输出端所获得电位小于电源端VCC的电位，从而起到了降低功耗的作用，同时输出端获得的电压又可以起到存储单元的数据保持作用。
(2)第一晶体管的栅极连接有第四晶体管，第四晶体管导通时为第一晶体管的栅极提供高电压，使得第一晶体管始终处于截止状态，从而存储单元稳定在休眠状态，同时由于第一晶体管栅极电压的提高，可以减小电路中不必要的漏电流。
(3)由于第二晶体管、第三晶体管、第四晶体管以及非门的尺寸均远远小于第一晶体管尺寸，故第二晶体管、第三晶体管、第四晶体管以及非门在电路中占用的面积很小。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1所示为现有技术中电源管理电路的header结构的示意图2所示为现有技术中电源管理电路的footer结构的示意图3所示为现有技术中另一电源管理电路的结构示意图4所示为本发明具体实施例中电源管理电路的结构示意图。
具体实施方式
本发明目的在于提供一种电源管理电路，该电源管理电路在降低存储电路功耗的同时，还可以提高对数据的保持能力，同时该电源管理电路所占的面积小。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行详细的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
现参图4，说明用于存储单元电源管理电路的结构。电源管理电路包括第一晶体管10、第二晶体管20、第三晶体管30、第四晶体管40、非门50、第一输入端CLP、第二输入端DCP和输出端VDDCI。电源管理电路在存储单元处于不同的工作状态时(工作状态、休眠状态、保值状态)分别提供不同的控制电压。
第一晶体管10、第二晶体管20和第四晶体管40均为P型MOS管，第三晶体管30 为N型MOS管，第一输入端CLP和第二输入端DCP用于提供逻辑控制信号。第二晶体管20、 第三晶体管30、第四晶体管40以及非门50的尺寸均远远小于第一晶体管10尺寸，故第二晶体管20、第三晶体管30、第四晶体管40以及非门50在电路中占用的面积很小。
第一晶体管10的源极与电源端VCC连接，第一晶体管10的栅极与第二晶体管20 的漏极共接且与第一输入端CLP连接，第一晶体管10的漏极与第二晶体管20的源极共接且与输出端VDDCI连接；第二晶体管20的栅极与第二输入端DCP连接；第三晶体管30连接于第一输入端CLP和第一晶体管10的栅极之间，第三晶体管30的栅极连接于第二输入端DCP ；非门50连接在第一输入端CLP和第四晶体管40的栅极之间；第四晶体管40的源极与电源端VCC连接，第四晶体管40的漏极与第一晶体管10的栅极连接。
第一输入端CLP通过提供高电平或低电平以控制第一晶体管10的截止或导通。
第二输入端DCP通过提供高电平或低电平以控制第二晶体管20的截止或导通。
第一晶体管10在保值状态下实现一个二极管的作用，并为输出端VDDCI提供小于电源端VCC电压的数据保持电压，数据保持电压等于电源端VCC的电压与第一晶体管10作为二极管的阈值电压之间的差值。
第二晶体管20在保值状态下导通，以实现第一晶体管10的栅极与漏极之间的连通，从而使得Pl构成一二极管。
第三晶体管30在导通的情况下，可以根据第一输入端CLP的逻辑信号值，为第一晶体管10提供栅电压。同时其还可以实现条件只有在第二晶体管20截止的情况下，第一输入端CLP才可以为第一晶体管10提供栅电压。
第四晶体管40在导通情况下，第四晶体管40和非门50、第三晶体管30组成一个正反馈，可以为第一晶体管10的栅极提供高电压，在休眠状态时，可以使得第一晶体管10 截止，以使得存储单元稳定在休眠状态，同时由于提高了第一晶体管10的栅极电压，还可以降低电路中的漏电流。
非门50连接于第四晶体管40和第一输入端CLP之间，可以将第一输入端CLP的逻辑信号取反后控制第四晶体管40的截止或导通。
现参图4，说明用于存储单元电源管理电路的工作。当第二输入端DCP为高电平时，第三晶体管30导通，第二晶体管20截止，第一晶体管10的栅极和漏极不连通。若第一输入端CLP为低电平，第一晶体管10导通，第四晶体管40截止，输出端VDDCI输出为电源端VCC的电压，此时电路处于工作状态。若第一输入端CLP为高电平，第一晶体管10截止， 第四晶体管40导通，非门50、第三晶体管30和第四晶体管40形成一个正反馈为第一晶体管10的栅极提供高电平，使其不工作，此时电路处于休眠状态。
当第二输入端DCP为低电平时，第三晶体管30截止，第二晶体管20导通，第一晶体管10的栅极和漏极连通，则第一晶体管10起到二极管作用，由于二极管有阈值电压，使得输出端VDDCI的电压相对于电源端VCC的电压有所降低，在降低功耗的同时，也为存储单元提供一个保持电压，此时电路处于保值状态。
综上所述，本发明的优点在于
(1)在第二晶体管导通的情况下，第一晶体管的栅极与漏极连通，此时第一晶体管构成一具有一定阈值电压的二极管，由于二极管的降压作用，输出端所获得电位小于电源端VCC的电位，从而起到了降低功耗的作用，同时输出端获得的电压又可以起到存储单元的数据保持作用。
(2)第一晶体管的栅极连接有第四晶体管，第四晶体管导通时为第一晶体管的栅极提供高电压，使得第一晶体管始终处于截止状态，从而存储单元稳定在休眠状态，同时由于第一晶体管栅极电压的提高，可以减小电路中不必要的漏电流。
(3)由于第二晶体管、第三晶体管、第四晶体管以及非门的尺寸均远远小于第一晶体管尺寸，故第二晶体管、第三晶体管、第四晶体管以及非门在电路中占用的面积很小。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
权利要求
1.一种电源管理电路，用以将预定电压提供给存储单元，其特征在于所述电源管理电路包括第一晶体管、第二晶体管、第一输入端、第二输入端和输出端，所述第一晶体管的源极与电源端VCC连接，所述第一晶体管的栅极与第二晶体管的漏极共接且与第一输入端连接，所述第一晶体管的漏极与第二晶体管的源极共接且与输出端连接，所述第二晶体管的栅极与第二输入端连接，所述第一输入端和第二输入端提供逻辑控制信号。
2.根据权利要求1所述的电源管理电路，其特征在于所述电源管理电路还包括第三晶体管，所述第三晶体管连接于第一输入端和第一晶体管的栅极之间，所述第三晶体管的栅极连接于所述第二输入端。
3.根据权利要求1所述的电源管理电路，其特征在于所述电源管理电路还包括第四晶体管，所述第四晶体管的漏极与所述第一晶体管的栅极连接，所述第四晶体管的源极与电源端VCC连接，所述第四晶体管在第一晶体管和第二晶体管都不导通时，将电源端VCC的电压提供给第一晶体管的栅极。
4.根据权利要求3所述的电源管理电路，其特征在于所述电源管理电路还包括一非门，所述非门连接在所述第一输入端和第四晶体管的栅极之间。
5.根据权利要求1至4任意一项所述的电源管理电路，其特征在于所述第一晶体管和第二晶体管均为PMOS管。
全文摘要
本发明公开了一种电源管理电路，用以将预定电压提供给存储单元，所述电源管理电路包括第一晶体管、第二晶体管、第一输入端、第二输入端和输出端，所述第一晶体管的源极与电源端VCC连接，所述第一晶体管的栅极与第二晶体管的漏极共接且与第一输入端连接，所述第一晶体管的漏极与第二晶体管的源极共接且与输出端连接，所述第二晶体管的栅极与第二输入端连接，所述第一输入端和第二输入端提供逻辑控制信号。该电源管理电路在降低存储电路功耗的同时，还可以提高对数据的保持能力，同时该电源管理电路所占的面积小。
文档编号H02J15/00GK102522829SQ20111044763
公开日2012年6月27日 申请日期2011年12月28日 优先权日2011年12月28日
发明者吴晨, 季爱民, 张立军, 王媛媛, 郑坚斌 申请人:苏州大学